JPH0415825A

JPH0415825A - マイクロ分岐処理方式

Info

Publication number: JPH0415825A
Application number: JP11744390A
Authority: JP
Inventors: Keisuke Tejima; 啓介手島
Original assignee: Toshiba Corp; Toshiba Computer Engineering Corp
Current assignee: Toshiba Corp; Toshiba Computer Engineering Corp
Priority date: 1990-05-09
Filing date: 1990-05-09
Publication date: 1992-01-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、機械語命令の命令コードにより指定されるマ
イクロ命令により分岐処理を実行するマイクロ分岐処理
方式のうち、特に、分岐コンディションコードフィール
ドの領域を減少させて、システムの処理速度を向上する
マイクロ分岐処理方式に関する。

（従来の技術）上記マイクロ分岐処理方式を、第３図および第４図を用
いて説明する。

まず、第３図の命令Ｗの分岐Ｃを実行する場合、機械語
命令２５は命令コードによりマイクロ命令２７を指定す
る。指定されたマイクロ命令２７は、分岐コードおよび
分岐コンディションコードフィールド（以下、ＢＣＦと
いう。）を参照して、当該分岐コードに分岐処理の有を
示す「１」がセットされているときＢＣＦの第５図に示
す分岐コンデイションの分岐Ｃのｒｏ　０１０Ｊをデコ
ーダ２９にデコードする。一方、ファームウェアにより
セットされる分岐処理の条件要素を示す条件フラグ３１
のＣは、上記分岐コードが有のとき「１」がセットされ
る。上記条件フラグ３１が「１」。

分岐コード「１」およびＢＣＦがｒｏ　０１０Ｊのとき
アンド回路３３Ｃは、ハイレベルになリオア回路３５も
ハイレベルになることにより、分岐実行信号（ＢｒＧＯ
信号）が生成される。同様に、他の命令ｗ、ｘ、ｙ、ｚ
の分岐Ａ、Ｂ、Ｄ−Ｐの１５種の分岐処理が実行される
。多種類の分岐処理を扱うとき上記ＢＣＦのピッド数の
増加を抑えるのが容易ではなかった。

（発明が解決しようとする課題）従来のマイクロ分岐処理方式は、マイクロ命令のＢＣＦ
に４ビツトを使用するため、分岐処理が増加するとＢＣ
Ｆに使用されるビット数の増加により、ＢＣＦに使用さ
れるメモリ容量も増加する。ＢＣＦの使用されるメモリ
容量が増加すると、マイクロ命令を格納するファームウ
ェアに使用するメモリ容量が減少して、当該ファームウ
ェアの処理に支障を来たすおそれがあり、また、処理速
度の遅延を招来するおそれかあった。

本発明は、上記に鑑みてなされたものであり、その目的
は、多種類の分岐処理を処理する場合にも、分岐コンデ
ィションコードフィールドの領域の増加を防止して、当
該増加を防止した領域を他の処理に用いて並列動作を実
行させることにより、システムの処理速度を向上し、且
つ、汎用性を向上するマイクロ分岐処理方式を提供する
ことにある。

Ｃ発明の構成コ（課題を解決するための手段）上記目的を達成するため、本発明は、機械語命令の命令
コードにより指定されるマイクロ命令の分岐処理の条件
を示す分岐コンディションコドフィールドの分岐処理の
うち分岐条件の要素を選択するセレクト信号を記憶する
メモリと、このメモリに記憶されているセレクト信号の
うち前記マイクロ命令による分岐処理の実行に用いられ
るセレクト信号をデコードするデコーダと、このデコー
ダからデコードされたセレクト信号に応答して分岐処理
の成立を示す条件フラグのフラグ群から前記マイクロ命
令の分岐処理に該当するフラグをセレクトするセレクタ
と、このセレクタによりセレクトされたフラグ、前記マイク
ロ命令の分岐処理の有無を示す分岐コドおよび分岐コン
ディションコードフィールドの論理積により分岐処理を
実行する信号を生成する論理回路と、を備えたことを要旨とする。

（作用）上記構成を備えたマイクロ分岐処理方式においては、メ
モリに記憶されている分岐処理のうち分岐条件の要素を
選択するセレクト信号のうちマイクロ命令の分岐処理の
実行に用いられるセレクト信号をデコードする。このデ
コードされたセレクト信号に応答して条件フラグのフラ
グ群から上記マイクロ命令の分岐処理に該当するフラグ
をセレクトする。このセレクトされたフラグ、マイクロ
命令の分岐処理の有無を示す分岐コードおよび当該分岐
処理の条件を示す分岐コンディションコードフィールド
の論理積により、当該分岐処理を実行する信号を生成す
るので、分岐コンディションコードフィールドの領域を
減少できる。

（実施例）以下、図面を用いて本発明の詳細な説明する。

第１図は本発明のマイクロ分岐処理方式の一実施例に係
る構成を示すブロック図である。

上記マイクロ分岐処理方式は、機械語命令１の命令の種
類を示す命令コードにより、例えば、第３図に示す各マ
イクロ命令の命令Ｗのマイクロ命令３を指定する。当該
指定されたマイクロ命令３は、１ビツトの分岐コード（
Ｂ　Ｃ）および２ビ、。

トの分岐コンディションコードフィールド（以下、ＢＣ
Ｆという。）を有する。上記分岐コードは、分岐処理の
命令Ｗが有のとき「１」を、分岐処理の命令Ｗが無のと
き「０」がセットされている。

また、ＢＣＦは、第２図（ａ）の表２１に示す当該ＢＣ
Ｆの状態を示す分岐コンデイションの分岐Ａ−Ｐの１６
種類を有して、分岐がｒＡＪのとき「００」であり、分
岐Ｂのとき「０１」であり、分岐りのとき「１１」であ
る。同様に、分岐がＥ。

１、Ｍのとき「００」であり、分岐処理がＨ，Ｌ。

Ｐのとき「１１」である。

第１図に戻り、上記ＢＣＦの２ビツトにセットされてい
る分岐コンデイションは、デコーダ５にデコードされ、
後述するアンド回路１７ａ〜１７ｄに出力される。

ＣＲＯＭ７　（メモリ）は、上記機械語命令１により指
定された命令コードに応答して、予め第２図（ｂ）に示
す表２３に示す上記分岐コンディションコードフィール
ドの２ビツトのデータを有する。即ち、分岐Ａ−Ｄがｒ
ｏｏＪ、分岐Ｅ−ＨがｒｏｌＪ、分岐Ｉ−ＬがｒｌＯＪ
、分岐Ｍ　−Ｐ　カ「１１」である。

デコーダ９は、例えば、第３図のマイクロ命令の命令Ｗ
のうち分岐Ｃの分岐処理の場合、機械語命令１の命令コ
ードによりＣＲＯＭ７のアドレスがアクセスされて表２
３の「００」をデコードする。

条件フラグ１１は、分岐Ａ−Ｐに対応する、Ａ〜Ｄ、Ｅ
−Ｈ，Ｉ〜ＬおよびＭ−Ｐの４群のフラグを有して、例
えば前述した命令Ｗの命令Ｃの場合、フラグＡ−Ｄのう
ち、フラグＣが「１」にセットされている。

セレクタ１３は、後述するアンド回路１７ａ〜１７ｄに
接続され、上記デコーダ９にデコードされた「００」の
セレクト信号より条件フラグ１１のフラグ群のうちフラ
グＡ−Ｄのセレクト信号を当該アンド回路１７ａ〜１７
ｄに出力する。

論理回路１５は、アンド回路１７ａ〜１７ｄおよびオア
回路１９を有する。上記アンド回路１７ａ〜１７ｄは、
それぞれマイクロ命令３の分岐コード、デコーダ５およ
びセレクタ１３に接続されている。例えば、命令Ｗの分
岐Ｃを実行する場合、分岐コードが「１」、デコーダ５
が「１ｏ」であり、セレクタ１３からのセレクト信号に
より、アンド回路１７ａ〜１７ｄがハイレベルになる。

オア回路１９は、上記アンド回路１７ａ〜１７ｄがハイ
レベルになると命令Ｗの分岐Ｃの分岐実行信号（ＢｒＧ
Ｏ信号）を生成する。

次にこの実施例の作用を説明する。

まず、システムの起動後、機械語命令１が指す命令Ｗの
分岐Ｃを実行するとき、機械語命令１の命令コードは、
ＣＲＯＭ７のアドレスをアクセスしてデコーダ９に「０
０」がデコードされる。デコーダ９は、デコードされた
ｒｏｏＪをセレクタ１３にセレクトして、条件フラグ１
１の該当するフラグＡ−Ｄのセレクト信号をアンド回路
に出力する。上記機械語命令１の命令コードにより指定
されるマイクロ命令３は、分岐コードおよびＢＣＦを参
照してＢＣＦの「１ｏ」をデコーダ５にデコードする。

論理回路１５のアンド回路１７ａ〜１７ｄは、マイクロ
命令３の分岐コーＦ、ＢＣＦおよびセレクタ１３の論理
積よりハイレベルになるとオア回路１９も、ハイレベル
になり命令Ｗの分岐Ｃの分岐実行信号（ＢｒＧＯ信号）
を生成する。

同様に、例えば、命令Ｙの分岐Ｈを実行するとき、ＣＲ
ＯＭ７から「１１」がデコーダ９にデコードされ、条件
フラグ１１のフラグＥが「１」にセットされ、セレクタ
１３にセレクトされる。そして、分岐コードが「１」に
、ＢＣＦか「０１」にセットされてオア回路１９から命
令Ｙの分岐Ｈの分岐実行信号が生成される。他の分岐処
理も上述した手順により処理される。

これにより、ＢＣＦのビット数を従来の４ビツトから２
ビツトに減少して、当該減少したビットを他の分岐処理
にも適用できるため、多種類の分岐処理を可能にする。

また、上記減少したビットを別の処理に適用することに
より、並列動作を可能にして、システムの汎用性を向上
できる。

以上、本発明はその要旨を逸脱しない範囲内て種々変更
して実施することができる。

［発明の効果］以上説明したように、本発明によれば、多種類の分岐処
理を処理する場合にも、分岐コンディションコードフィ
ールドの領域の増加を防止して、当該増加を防止した領
域を他の処理に用いて並列動作を実行させることにより
、システムの処理速度を向上し、且つ、汎用性の向上を
実現できる。

【図面の簡単な説明】

第１図は本発明のマイクロ分岐処理方式の一実施例に係
る構成−を示すブロワ−り図、第２図は本発明の分岐コ
ンディションコードフィールドの状態を示す図、第３図
は分岐処理を示すフローチャト、第４図および第５図は
従来のマイクロ分岐処理方式を示す図である。１・・・機械語命令３・・・マイクロ命令５．９・・・デコーダ７　・・・　ＣＲＯＭ１３・・・セレクタ１５・・・論理回路１７ａ〜１７ｄ・・・アン１９・・・オア回路ド回路

Claims

【特許請求の範囲】機械語命令の命令コードにより指定されるマイクロ命令
の分岐処理の有無を示す分岐コードおよび当該分岐処理
の条件を示す分岐コンディションコードフィールドと、
当該分岐処理の分岐条件の要素を示すフラグ群の条件フ
ラグとを有するマイクロ分岐処理方式において、前記分岐コンディションコードフィールドの分岐処理の
うち分岐条件の要素を選択するセレクト信号を記憶する
メモリと、このメモリに記憶されているセレクト信号のうち前記マ
イクロ命令による分岐処理の実行に用いられるセレクト
信号をデコードするデコーダと、このデコーダからデコ
ードされたセレクト信号に応答して前記条件フラグのフ
ラグ群から前記マイクロ命令の分岐処理に該当するフラ
グをセレクトするセレクタと、このセレクタによりセレクトされたフラグ、前記マイク
ロ命令の分岐コードおよび分岐コンディションコードフ
ィールドの論理積により分岐処理を実行する信号を生成
する論理回路と、を備えたことを特徴とするマイクロ分岐処理方式。