JPH0415887A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH0415887A JPH0415887A JP2120775A JP12077590A JPH0415887A JP H0415887 A JPH0415887 A JP H0415887A JP 2120775 A JP2120775 A JP 2120775A JP 12077590 A JP12077590 A JP 12077590A JP H0415887 A JPH0415887 A JP H0415887A
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- resistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はサンプルホールドされた電圧と入力電圧との
差電圧を増幅して出力する演算増幅回路に関する。
差電圧を増幅して出力する演算増幅回路に関する。
第３図はこの種の従来の演算増幅回路の回路図である。
図において、１は入力端子、２は出力端子である。３は
ＣＭＯ５構造のトランスミッションゲートより成るスイ
ッチであり、一方端が入力端子１に接続されている。ス
イッチ３は与えられる制御信号Ａに応じてオン／オフす
る。Ｃ３ｌ＋はサンプルホールド用のコンデンサであり
、一方電極がスイッチ３の他方端に、他方電極がＧＮＤ
に各々接続されている。
ＣＭＯ５構造のトランスミッションゲートより成るスイ
ッチであり、一方端が入力端子１に接続されている。ス
イッチ３は与えられる制御信号Ａに応じてオン／オフす
る。Ｃ３ｌ＋はサンプルホールド用のコンデンサであり
、一方電極がスイッチ３の他方端に、他方電極がＧＮＤ
に各々接続されている。
４及び５は差動増幅器として働く演算増幅器である。演
算増幅器４は、十人力がスイッチ３とコンデンサＣ８Ｈ
の共通接続点に接続され、出力が一人力に帰還されてい
る。演算増幅器５は、十人力が入力端子１に、−人力が
抵抗６を介して演算増幅器４の出力に各々接続されてい
る。ＱｌはＮＰＮトランジスタであり、ベースが演算増
幅器５の出力に、コレクタが演算増幅器５の一人力と抵
抗６の共通接続点に、エミッタが電流電圧変換用の抵抗
７の一方端に各々接続されている。抵抗７の他方端はＧ
ＮＤに接続されている。トランジスタＱ１のエミッタと
抵抗７との共通接続点は出力端子２に接続されている。
算増幅器４は、十人力がスイッチ３とコンデンサＣ８Ｈ
の共通接続点に接続され、出力が一人力に帰還されてい
る。演算増幅器５は、十人力が入力端子１に、−人力が
抵抗６を介して演算増幅器４の出力に各々接続されてい
る。ＱｌはＮＰＮトランジスタであり、ベースが演算増
幅器５の出力に、コレクタが演算増幅器５の一人力と抵
抗６の共通接続点に、エミッタが電流電圧変換用の抵抗
７の一方端に各々接続されている。抵抗７の他方端はＧ
ＮＤに接続されている。トランジスタＱ１のエミッタと
抵抗７との共通接続点は出力端子２に接続されている。
次に動作について第４図を用いながら説明する。
第４図は入力端子１に入力されるクロック波形を示す。
期間Ｔ１において、スイッチ３は制御信号Ａに応答して
オンする。このときコンデンサＣ８Ｈの充電電圧はＶＲ
となる。演算増幅器４はボルテージホロワを構成してい
るので、オフセット電圧を無視すればその出力電圧はＶ
Ｒとなる。一方、演算増幅器５の十人力にも電圧ＶＲが
与えられており、演算増幅器５もボルテージホロワを構
成しているので、オフセット電圧を無視すれば抵抗６と
一人力との共通接続点の電位はＶＲとなる。抵抗６の両
端にはＶＲの電圧が印加されるので、抵抗６には電流が
流れず、従って、抵抗７にも電流は流れない。そのため
出力端子２の出力電圧は０となる。
オンする。このときコンデンサＣ８Ｈの充電電圧はＶＲ
となる。演算増幅器４はボルテージホロワを構成してい
るので、オフセット電圧を無視すればその出力電圧はＶ
Ｒとなる。一方、演算増幅器５の十人力にも電圧ＶＲが
与えられており、演算増幅器５もボルテージホロワを構
成しているので、オフセット電圧を無視すれば抵抗６と
一人力との共通接続点の電位はＶＲとなる。抵抗６の両
端にはＶＲの電圧が印加されるので、抵抗６には電流が
流れず、従って、抵抗７にも電流は流れない。そのため
出力端子２の出力電圧は０となる。
期間Ｔ２において、スイッチ３は制御信号Ａに応答して
オフする。スイッチ３がオフしても、コンデンサＣの充
電電圧ＶＲが演算増幅器４の十Ｈ 入力に与えられるので、演算増幅器４の出力電圧はＶＲ
のままである。一方、演算増幅器５の十人力には電圧Ｖ
Ｎが与えられているので、抵抗６と一人力との共通接続
点の電位はｖ （くＶＲ）となる。抵抗６の両端には各
々電圧ＶＲと電圧ｖＮが印加されるので、抵抗６には（
ＶＲ−ＶＮ’）／Ｒ１の電流が流れる。ここでＲ１は抵
抗６の抵抗値である。従って、抵抗７にも抵抗６に流れ
る電流と同し値の電流が流れ、抵抗７により該電流は（
ＶＲ−ｖＮ）−Ｒ２／Ｒ１（７）電圧に変換され、出力
端子２に出力される。ここでＲ２は抵抗７の抵抗値であ
る。
オフする。スイッチ３がオフしても、コンデンサＣの充
電電圧ＶＲが演算増幅器４の十Ｈ 入力に与えられるので、演算増幅器４の出力電圧はＶＲ
のままである。一方、演算増幅器５の十人力には電圧Ｖ
Ｎが与えられているので、抵抗６と一人力との共通接続
点の電位はｖ （くＶＲ）となる。抵抗６の両端には各
々電圧ＶＲと電圧ｖＮが印加されるので、抵抗６には（
ＶＲ−ＶＮ’）／Ｒ１の電流が流れる。ここでＲ１は抵
抗６の抵抗値である。従って、抵抗７にも抵抗６に流れ
る電流と同し値の電流が流れ、抵抗７により該電流は（
ＶＲ−ｖＮ）−Ｒ２／Ｒ１（７）電圧に変換され、出力
端子２に出力される。ここでＲ２は抵抗７の抵抗値であ
る。
このように、出力端子２には入力端子１に入力されるク
ロック波形と逆位相でかつ、振幅がＲ２／Ｒ１倍のクロ
ック波形が、ＧＮＤを基準電圧として出力される。
ロック波形と逆位相でかつ、振幅がＲ２／Ｒ１倍のクロ
ック波形が、ＧＮＤを基準電圧として出力される。
サンプルホールドされた電圧と入力電圧との差電圧を増
幅して出力する従来の演算増幅回路は以上のように構成
され、演算増幅器を２個用いているので、回路規模が大
きくなり、チップサイズを小さくすることができず、コ
スト高になるという問題点があった。
幅して出力する従来の演算増幅回路は以上のように構成
され、演算増幅器を２個用いているので、回路規模が大
きくなり、チップサイズを小さくすることができず、コ
スト高になるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、回路規模が小さく、従ってチップサイズが小
さくて済み安価な演算増幅回路を得ることを目的とする
。
たもので、回路規模が小さく、従ってチップサイズが小
さくて済み安価な演算増幅回路を得ることを目的とする
。
この発明に係る演算増幅回路は、入力信号が与えられる
入力端子と、一方端が前記入力端子に接続され、与えら
れる制御信号に応じてオン／オフするスイッチと、一方
電極が前記スイッチの他方端に、他方電極が第１の電位
に各々接続されたコンデンサと、一方端が信号入力端子
に接続された第１の抵抗と、一方入力が前記スイッチの
他方端と前記コンデンサの一方電極との共通接続点に、
他方入力が前記第１の抵抗の他方端に各々接続された演
算増幅器と、前記演算増幅器の出力と他方入力との間に
介挿され、その介挿路を流れる電流に応した電流を出力
するカレントミラー回路と、一方端が前記カレントミラ
ー回路の出力に、他方端が第２の電位に各々接続された
第２の抵抗と、前記カレントミラー回路の出力と前記第
２の抵抗の一方端との共通接続点に接続された出力端子
とを備えている。
入力端子と、一方端が前記入力端子に接続され、与えら
れる制御信号に応じてオン／オフするスイッチと、一方
電極が前記スイッチの他方端に、他方電極が第１の電位
に各々接続されたコンデンサと、一方端が信号入力端子
に接続された第１の抵抗と、一方入力が前記スイッチの
他方端と前記コンデンサの一方電極との共通接続点に、
他方入力が前記第１の抵抗の他方端に各々接続された演
算増幅器と、前記演算増幅器の出力と他方入力との間に
介挿され、その介挿路を流れる電流に応した電流を出力
するカレントミラー回路と、一方端が前記カレントミラ
ー回路の出力に、他方端が第２の電位に各々接続された
第２の抵抗と、前記カレントミラー回路の出力と前記第
２の抵抗の一方端との共通接続点に接続された出力端子
とを備えている。
この発明においては、スイッチが一オンのときとオフの
ときの電位差により第１の抵抗に流れる電流をカレント
ミラー回路の介挿路を通じて与え、その電流に応じた電
流をカレントミラー回路の出力から第２の抵抗へ与えて
電流電圧変換し、その電圧を出力端子から出力するよう
にしている。
ときの電位差により第１の抵抗に流れる電流をカレント
ミラー回路の介挿路を通じて与え、その電流に応じた電
流をカレントミラー回路の出力から第２の抵抗へ与えて
電流電圧変換し、その電圧を出力端子から出力するよう
にしている。
第１図はこの発明に係る演算増幅回路の一実施例を示す
回路図である。図において第３図に示した従来回路との
相違点は、演算増幅器５．トランジスタＱ１をなくし、
抵抗６の接続位置を変えるとともに新たにカレントミラ
ー回路１０を設けたことである。抵抗６は入力端子１と
演算増幅器４の一人力との間に接続されている。カレン
トミラー回路１０は演算増幅器４の出力と一人力との間
に介挿され、その介挿路を流れる電流に応した電流（こ
の実施例では等しい電流）を出力するように構成されて
いる。
回路図である。図において第３図に示した従来回路との
相違点は、演算増幅器５．トランジスタＱ１をなくし、
抵抗６の接続位置を変えるとともに新たにカレントミラ
ー回路１０を設けたことである。抵抗６は入力端子１と
演算増幅器４の一人力との間に接続されている。カレン
トミラー回路１０は演算増幅器４の出力と一人力との間
に介挿され、その介挿路を流れる電流に応した電流（こ
の実施例では等しい電流）を出力するように構成されて
いる。
カレントミラー回路１０は、エミツタ面積比が１：１で
あるＰＮＰトランジスタＱ２．Ｑ３より成る。トランジ
スタＱ２は、ベースがトランジスタＱ３のベースに接続
され、この共通接続点には基準電圧Ｖ が与えられて
いる。トランジスタｅｆ Ｑ２のエミッタはトランジスタＱ３のエミッタと共通接
続され、この共通接続点は演算増幅器４の出力に接続さ
れている。そして、トランジスタＱ２のコレクタは演算
増幅器４の一人力と抵抗６との共通接続点に接続され、
トランジスタＱ３のコレクタは抵抗７を介して接地され
ている。トランジスタＱ３のコレクタと抵抗７との共通
接続点は出力端子２に接続されている。その他の構成は
第３図の従来回路と同様である。
あるＰＮＰトランジスタＱ２．Ｑ３より成る。トランジ
スタＱ２は、ベースがトランジスタＱ３のベースに接続
され、この共通接続点には基準電圧Ｖ が与えられて
いる。トランジスタｅｆ Ｑ２のエミッタはトランジスタＱ３のエミッタと共通接
続され、この共通接続点は演算増幅器４の出力に接続さ
れている。そして、トランジスタＱ２のコレクタは演算
増幅器４の一人力と抵抗６との共通接続点に接続され、
トランジスタＱ３のコレクタは抵抗７を介して接地され
ている。トランジスタＱ３のコレクタと抵抗７との共通
接続点は出力端子２に接続されている。その他の構成は
第３図の従来回路と同様である。
次に第４図を用いながら動作について説明する。
期間Ｔ１においてスイッチ３は従来同様オンし、コンデ
ンサＣ８Ｈは電圧ＶＲまで充電される。抵抗６の一方端
には入力端子１から電圧ＶＲが印加される。演算増幅器
４にはカレントミラー回路１０を介して負帰還がかかる
構成となっているので、その十人力、−人力はオフセッ
ト電圧を無視ずれが同電位となる。このため抵抗６の他
方端にも電圧ｖＲが印加される。従って、抵抗６には電
流は流れない。そのため、カレントミラー回路１０にお
けるトランジスタＱ３のコレクタからは電流が流出せず
、その結果、出力端子２の電位は０となる。
ンサＣ８Ｈは電圧ＶＲまで充電される。抵抗６の一方端
には入力端子１から電圧ＶＲが印加される。演算増幅器
４にはカレントミラー回路１０を介して負帰還がかかる
構成となっているので、その十人力、−人力はオフセッ
ト電圧を無視ずれが同電位となる。このため抵抗６の他
方端にも電圧ｖＲが印加される。従って、抵抗６には電
流は流れない。そのため、カレントミラー回路１０にお
けるトランジスタＱ３のコレクタからは電流が流出せず
、その結果、出力端子２の電位は０となる。
期間Ｔ２において、スイッチ３は従来同様オフする。し
かし、コンデンサＣ８Ｈの充電電圧ＶＲか演算増幅器４
の十人力に与えられるので、演算増幅器４の一人力の電
位はＶＲのままである。一方、抵抗６の一方端には入力
端子１から電圧ＶＮが与えられる。従って、抵抗６には
（ＶＲ−ＶＮ）／Ｒ１の電流が入力端子１に向って流れ
る。演算増幅器４の人力バイアス電流を無視すればこの
電流はカレントミラー回路１０におけるトランジスタＱ
２のコレクタから供給されることになる。そして、この
電流と同し電流がトランジスタＱ３のコレクタから抵抗
７に与えられる。抵抗７はこの電流を従来と同様（ＶＲ
−ＶＮ）・Ｒ２／Ｒ１の電圧に変換し、出力端子１に出
力する。このように、演算増幅器を１つにし、回路規模
を小さくしても従来と同様の出力を得ることができる。
かし、コンデンサＣ８Ｈの充電電圧ＶＲか演算増幅器４
の十人力に与えられるので、演算増幅器４の一人力の電
位はＶＲのままである。一方、抵抗６の一方端には入力
端子１から電圧ＶＮが与えられる。従って、抵抗６には
（ＶＲ−ＶＮ）／Ｒ１の電流が入力端子１に向って流れ
る。演算増幅器４の人力バイアス電流を無視すればこの
電流はカレントミラー回路１０におけるトランジスタＱ
２のコレクタから供給されることになる。そして、この
電流と同し電流がトランジスタＱ３のコレクタから抵抗
７に与えられる。抵抗７はこの電流を従来と同様（ＶＲ
−ＶＮ）・Ｒ２／Ｒ１の電圧に変換し、出力端子１に出
力する。このように、演算増幅器を１つにし、回路規模
を小さくしても従来と同様の出力を得ることができる。
従って、チップサイズを小さくでき、かつ安価な演算増
幅回路を実現することができる。
幅回路を実現することができる。
なお、上記実施例ではカレントミラー回路１０を構成す
るトランジスタＱ２．Ｑ３のエミツタ面積比を１＝１に
することにより電流比を１．１にした場合について説明
したが、その他の電流比になるようにエミツタ面積比を
変更してもよい。
るトランジスタＱ２．Ｑ３のエミツタ面積比を１＝１に
することにより電流比を１．１にした場合について説明
したが、その他の電流比になるようにエミツタ面積比を
変更してもよい。
また、カレントミラー回路１０の電流伝達精度を高める
ため、第２Ａ図に示すようにＰＮＰ トランジスタＱ２
．ＱＢのエミッタに抵抗を設けてもよいし、第２Ｂ図に
示すように、トランジスタＱ３のコレクタにダイオード
を設けてもよいし、第２Ｃ図に示すようにトランジスタ
Ｑ３のコレクタにダーリントン型ＰＮＰ−ＮＰＮ複合型
回路を接続してもよい。
ため、第２Ａ図に示すようにＰＮＰ トランジスタＱ２
．ＱＢのエミッタに抵抗を設けてもよいし、第２Ｂ図に
示すように、トランジスタＱ３のコレクタにダイオード
を設けてもよいし、第２Ｃ図に示すようにトランジスタ
Ｑ３のコレクタにダーリントン型ＰＮＰ−ＮＰＮ複合型
回路を接続してもよい。
また、上記実施例では入力端子１にクロック波形が入力
される場合について説明したが、その他の信号でもよく
、また、スイッチ３のオン／オフのタイミングも上記実
施例に限定されない。
される場合について説明したが、その他の信号でもよく
、また、スイッチ３のオン／オフのタイミングも上記実
施例に限定されない。
また、上記実施例ではコンデンサＣ８Ｈの他方電極及び
抵抗７の他方端をＧＮＤに接続しているがその他の電位
でもよい。
抵抗７の他方端をＧＮＤに接続しているがその他の電位
でもよい。
以上のようにこの発明によれば、演算増幅器の８カと他
方入力との開に介挿され、その介挿路を流れる電流に応
した電流を出力するカレントミラー回路を設け、スイッ
チがオンのときとオフのときの電位差により第１の抵抗
に流れる電流をカレントミラー回路の介挿路を通じて与
え、その電流に応じた電流をカレントミラー回路の出力
から第２の抵抗へ与えて電流電圧変換し、その電圧を出
力端子から出力するようにしている。その結果、演算増
幅器を１つにすることができ回路規模が小さくなり、従
ってチップサイズが小さくて済む安価な演算増幅回路を
得ることができるという効果がある。
方入力との開に介挿され、その介挿路を流れる電流に応
した電流を出力するカレントミラー回路を設け、スイッ
チがオンのときとオフのときの電位差により第１の抵抗
に流れる電流をカレントミラー回路の介挿路を通じて与
え、その電流に応じた電流をカレントミラー回路の出力
から第２の抵抗へ与えて電流電圧変換し、その電圧を出
力端子から出力するようにしている。その結果、演算増
幅器を１つにすることができ回路規模が小さくなり、従
ってチップサイズが小さくて済む安価な演算増幅回路を
得ることができるという効果がある。
第１図はこの発明に係る演算増幅回路の一実施例を示す
回路図、第２Ａ図ないし第２Ｃ図はこの発明の他の実施
例を示す回路図、第３図は従来の演算増幅回路の回路図
、第４図は第１図及び第３図の回路の動作を説明するた
めの図である。 図において、１は入力端子、２は出力端子、３はスイッ
チ、４は演算増幅器、６及び７は抵抗、１０はカレント
ミラー回路、Ｃ８Ｈはコンデンサである。 なお、各図中同一符号は同一または相当部分を示す。
回路図、第２Ａ図ないし第２Ｃ図はこの発明の他の実施
例を示す回路図、第３図は従来の演算増幅回路の回路図
、第４図は第１図及び第３図の回路の動作を説明するた
めの図である。 図において、１は入力端子、２は出力端子、３はスイッ
チ、４は演算増幅器、６及び７は抵抗、１０はカレント
ミラー回路、Ｃ８Ｈはコンデンサである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）入力信号が与えられる入力端子と、 一方端が前記入力端子に接続され、与えられる制御信号
に応じてオン／オフするスイッチと、一方電極が前記ス
イッチの他方端に、他方電極が第１の電位に各々接続さ
れたコンデンサと、一方端が信号入力端子に接続された
第１の抵抗と、 一方入力が前記スイッチの他方端と前記コンデンサの一
方電極との共通接続点に、他方入力が前記第１の抵抗の
他方端に各々接続された演算増幅器と、 前記演算増幅器の出力と他方入力との間に介挿され、そ
の介挿路を流れる電流に応じた電流を出力するカレント
ミラー回路と、 一方端が前記カレントミラー回路の出力に、他方端が第
２の電位に各々接続された第２の抵抗と、前記カレント
ミラー回路の出力と前記第２の抵抗の一方端との共通接
続点に接続された出力端子とを備えた演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120775A JPH0415887A (ja) | 1990-05-09 | 1990-05-09 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120775A JPH0415887A (ja) | 1990-05-09 | 1990-05-09 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415887A true JPH0415887A (ja) | 1992-01-21 |
Family
ID=14794699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2120775A Pending JPH0415887A (ja) | 1990-05-09 | 1990-05-09 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0415887A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5589759A (en) * | 1992-07-30 | 1996-12-31 | Sgs-Thomson Microelectronics S.R.L. | Circuit for detecting voltage variations in relation to a set value, for devices comprising error amplifiers |
| JP2010220195A (ja) * | 2009-03-18 | 2010-09-30 | Honeywell Internatl Inc | カレントコンベアベースの計器増幅器 |
-
1990
- 1990-05-09 JP JP2120775A patent/JPH0415887A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5589759A (en) * | 1992-07-30 | 1996-12-31 | Sgs-Thomson Microelectronics S.R.L. | Circuit for detecting voltage variations in relation to a set value, for devices comprising error amplifiers |
| JP2010220195A (ja) * | 2009-03-18 | 2010-09-30 | Honeywell Internatl Inc | カレントコンベアベースの計器増幅器 |
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