JPH04160556A - マルチプロセッサシステムのメモリ診断方式 - Google Patents
マルチプロセッサシステムのメモリ診断方式Info
- Publication number
- JPH04160556A JPH04160556A JP2286115A JP28611590A JPH04160556A JP H04160556 A JPH04160556 A JP H04160556A JP 2286115 A JP2286115 A JP 2286115A JP 28611590 A JP28611590 A JP 28611590A JP H04160556 A JPH04160556 A JP H04160556A
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- JP
- Japan
- Prior art keywords
- processor
- memory
- test
- processors
- diagnosis
- Prior art date
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- Pending
Links
- 238000002405 diagnostic procedure Methods 0.000 claims description 7
- 238000003745 diagnosis Methods 0.000 abstract description 17
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプロセッサシステムのメモリ診断方式に
関する。
関する。
従来、マルチプロセッサシステムにおけるシステムの立
ち上げ時の初期診断において、メモリ診断としては、そ
れぞれのプロセッサが、自身の管理するメモリしか診断
していなかった。
ち上げ時の初期診断において、メモリ診断としては、そ
れぞれのプロセッサが、自身の管理するメモリしか診断
していなかった。
上述した従来のマルチプロセッサシステムのメモリ診断
方式は、それぞれのプロセッサが、自身の管理するメモ
リしか診断していなかったので、プロセッサ間のメモリ
アクセスに関するインタフェースの試験を行うことがで
きないという問題点があった。
方式は、それぞれのプロセッサが、自身の管理するメモ
リしか診断していなかったので、プロセッサ間のメモリ
アクセスに関するインタフェースの試験を行うことがで
きないという問題点があった。
本発明の目的は、プロセッサ間のメモリアクセスに関す
るインタフェース試験を行うことができる、マルチプロ
セッサシステムのメモリ診断方式を提供することにある
。
るインタフェース試験を行うことができる、マルチプロ
セッサシステムのメモリ診断方式を提供することにある
。
本発明のマルチプロセッサシステムのメモリ診断方式は
、それぞれ電源供給部が別々であり、お互いに相手の管
理下にあるメモリにアクセスできるように構成された複
数のプロセッサを備えたマルチプロセッサシステムのメ
モリ診断方式において、電源が投入された第１のプロセ
ッサは、初期診断プログラムで、他の第２のプロセッサ
の電源状態がオンならば、前記第２のプロセッサの有す
るメモリのメモリアクセス試験を行い、前記試験結果が
正常ならば、前記第２のプロセッサにメモリ診断の試験
を依頼する割込信号を送出し、試験の依頼を受けた前記
第２のプロセッサは、割込み処理で、前記第１のプロセ
ッサのメモリに対するアクセス試験を行って診断結果を
前記第１のプロセッサに通知するように構成されている
。
、それぞれ電源供給部が別々であり、お互いに相手の管
理下にあるメモリにアクセスできるように構成された複
数のプロセッサを備えたマルチプロセッサシステムのメ
モリ診断方式において、電源が投入された第１のプロセ
ッサは、初期診断プログラムで、他の第２のプロセッサ
の電源状態がオンならば、前記第２のプロセッサの有す
るメモリのメモリアクセス試験を行い、前記試験結果が
正常ならば、前記第２のプロセッサにメモリ診断の試験
を依頼する割込信号を送出し、試験の依頼を受けた前記
第２のプロセッサは、割込み処理で、前記第１のプロセ
ッサのメモリに対するアクセス試験を行って診断結果を
前記第１のプロセッサに通知するように構成されている
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の処理の流れを示すフローチ
ャー１・図であり、第２図は本発明のマルチプロセッサ
システムのメモリ診断方式が適用されるシステム構成の
一例を示す図である。
ャー１・図であり、第２図は本発明のマルチプロセッサ
システムのメモリ診断方式が適用されるシステム構成の
一例を示す図である。
第２図に示すマルチプロセッサシステムは、第１のプロ
セッサ部８、第２のプロセッサ部９、第１のプロセッサ
部８と第２のプロセッサ部９とを接続するシステムバス
７から構成されている。
セッサ部８、第２のプロセッサ部９、第１のプロセッサ
部８と第２のプロセッサ部９とを接続するシステムバス
７から構成されている。
また、第１のプロセッサ部８は、例えば入出力制御プロ
セッサのような第１のプロセッサ１、第１のプロセッサ
１の管理下のメモリ３、これらを接続するローカルバス
５から構成されている。
セッサのような第１のプロセッサ１、第１のプロセッサ
１の管理下のメモリ３、これらを接続するローカルバス
５から構成されている。
また、第２のプロセッサ部９は、システムの主要な処理
を行う第２のプロセッサ２、第２のプロセッサ２の管理
下のメモリ４、これらを接続するローカルバス６から構
成されている。
を行う第２のプロセッサ２、第２のプロセッサ２の管理
下のメモリ４、これらを接続するローカルバス６から構
成されている。
次に、動作を説明する。
第１図において、第１図（ａ）は、第１のプロセッサ１
の処理の流れを示すフローチャートであり、第１図（１
））は、第２のプロセッサ２の処理の流れを示すフロー
チャートである。
の処理の流れを示すフローチャートであり、第１図（１
））は、第２のプロセッサ２の処理の流れを示すフロー
チャートである。
第２図において、第１のプロセッサ部８は、電源投入後
の初期化処理の一環として第２のプロセッサ部９の電源
状態がオンか否かを読み取り（ステップ１１）、第２の
プロセッサ部９の電源がオンであれば、第２のプロセッ
サ部９のメモリ４の診断を行い（ステップ１２）、この
とき診断の結果が正常であれば（ステップ１３）、第２
のプロセッサ２に試験依頼の割込信号１０を送出する（
ステップ１４）。そして、第２のプロセッサ間出 プロセッサ１の有するメモリ３のメモリ診断を行い（ス
テップ２２）、診断の結果が正常であれば、第１のプロ
セッサ部８に通知を行う（ステ、ツブ２３）。第１のプ
ロセッサ１の初期診断プログラムでは、その通知を待ち
（ステップ１５）、−定時間内に通知がくれば（ステッ
プ１６）、第１のプロセッサ１の初期診断を行う（ステ
・ツブ１７）。また、一定時間内に通知がなければ、エ
ラー表示を行う。
の初期化処理の一環として第２のプロセッサ部９の電源
状態がオンか否かを読み取り（ステップ１１）、第２の
プロセッサ部９の電源がオンであれば、第２のプロセッ
サ部９のメモリ４の診断を行い（ステップ１２）、この
とき診断の結果が正常であれば（ステップ１３）、第２
のプロセッサ２に試験依頼の割込信号１０を送出する（
ステップ１４）。そして、第２のプロセッサ間出 プロセッサ１の有するメモリ３のメモリ診断を行い（ス
テップ２２）、診断の結果が正常であれば、第１のプロ
セッサ部８に通知を行う（ステ、ツブ２３）。第１のプ
ロセッサ１の初期診断プログラムでは、その通知を待ち
（ステップ１５）、−定時間内に通知がくれば（ステッ
プ１６）、第１のプロセッサ１の初期診断を行う（ステ
・ツブ１７）。また、一定時間内に通知がなければ、エ
ラー表示を行う。
なお、ステップ１３で診断結果か異常であればエラー表
示を行い（ステップ１８）、終了する。
示を行い（ステップ１８）、終了する。
また、ステップ１５て一定時間内に通知がこないときに
はエラー表示を行い（ステップ１９）、終了する。
はエラー表示を行い（ステップ１９）、終了する。
またステップ１１で、第２のプロセッサ部９の電源状態
がオフのときは、オフ状態であることを表示しくステッ
プ２０）、終了する。
がオフのときは、オフ状態であることを表示しくステッ
プ２０）、終了する。
以上説明したように、本発明は、システムの立ち上げ時
の初期診断において、他のプロセッサが有するメモリの
メモリ診断を行い、その後で、そのプロセッサに自分の
メモリのメモリ診断を行ってもらうためのメモリ診断の
依頼の割り込み要求をすることにより、プロセッサ間の
メモリアクセスに関するインタフェース試験を行うこと
ができるという効果を有する。
の初期診断において、他のプロセッサが有するメモリの
メモリ診断を行い、その後で、そのプロセッサに自分の
メモリのメモリ診断を行ってもらうためのメモリ診断の
依頼の割り込み要求をすることにより、プロセッサ間の
メモリアクセスに関するインタフェース試験を行うこと
ができるという効果を有する。
＝６−
第１図は本発明の一実施例の処理の流れを示すフローチ
ャート図、第２図は本発明のマルチプロセッサシステム
のメモリ診断方式が適用されるシステムの一例を示す図
である。 １・・・・・・第１のプロセッサ、２・・・・・・第２
のプロセラ＋１−１３．４・・・・・・メモリ、５．６
・・・・・・ローカルバス、７・・・・・・システムバ
ス、８・・・・・・第１のプロセッサ部、９・・・・・
・第２のプロセッサ部、１０・・・・・・割込信号。 代理人 弁理士 内 原 晋
ャート図、第２図は本発明のマルチプロセッサシステム
のメモリ診断方式が適用されるシステムの一例を示す図
である。 １・・・・・・第１のプロセッサ、２・・・・・・第２
のプロセラ＋１−１３．４・・・・・・メモリ、５．６
・・・・・・ローカルバス、７・・・・・・システムバ
ス、８・・・・・・第１のプロセッサ部、９・・・・・
・第２のプロセッサ部、１０・・・・・・割込信号。 代理人 弁理士 内 原 晋
Claims (1)
- それぞれ電源供給部が別々であり、お互いに相手の管
理下にあるメモリにアクセスできるように構成された複
数のプロセッサを備えたマルチプロセッサシステムのメ
モリ診断方式において、電源が投入された第１のプロセ
ッサは、初期診断プログラムで、他の第２のプロセッサ
の電源状態がオンならば、前記第２のプロセッサの有す
るメモリのメモリアクセス試験を行い、前記試験結果が
正常ならば、前記第２のプロセッサにメモリ診断の試験
を依頼する割込信号を送出し、試験の依頼を受けた前記
第２のプロセッサは、割込み処理で、前記第１のプロセ
ッサのメモリに対するアクセス試験を行って診断結果を
前記第１のプロセッサに通知することを特徴とするマル
チプロセッサシステムのメモリ診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286115A JPH04160556A (ja) | 1990-10-24 | 1990-10-24 | マルチプロセッサシステムのメモリ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286115A JPH04160556A (ja) | 1990-10-24 | 1990-10-24 | マルチプロセッサシステムのメモリ診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160556A true JPH04160556A (ja) | 1992-06-03 |
Family
ID=17700129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286115A Pending JPH04160556A (ja) | 1990-10-24 | 1990-10-24 | マルチプロセッサシステムのメモリ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017004060A (ja) * | 2015-06-04 | 2017-01-05 | 本田技研工業株式会社 | 信頼性の高いプログラムチェック機能を有する演算処理システム、マルチコアシステム、及びマルチプロセッサシステム |
-
1990
- 1990-10-24 JP JP2286115A patent/JPH04160556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017004060A (ja) * | 2015-06-04 | 2017-01-05 | 本田技研工業株式会社 | 信頼性の高いプログラムチェック機能を有する演算処理システム、マルチコアシステム、及びマルチプロセッサシステム |
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