JPH04169936A - シグナルプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＰＣＭ信号とディジタルオーディオ信号など
のように標本化間隔の異なる２つの信号を並行して処理
できる信号処理用プロセッサに関する。

（従来の技術） 従来、シグナルプロセッサなどにより複数の標本化レー
トの信号を並行して処理する方法としては、 １）複数の割り込みを用いる方法 ２）プログラム制御による方法 がある。

複数の割り込みを用いる方法では標本化レートの異なる
処理毎に優先順位のついた割り込み信号を割当て、割り
込み信号によりそれぞれの標本化レートの処理を実行す
る。各々の標本化レートが興なる為、一つのレートの処
理の実行中に異なる標本化レートの処理を起動する割り
込みが入力されることがある。この場合は入力された割
り込みの優先順位が高い場合は、現在実行中の処理を中
断して、割り込み信号に対応する処理を実行し、処理が
終了したら割り込み入力前の処理を再開する。また、優
先順位が低い場合は、現在実行中の処理が終了してから
割り込み処理を開始する。このようにして標本化レート
の興なる処理を並行して実行することができる。

一方、プログラム制御による方法では標本化レートの異
なる処理を１つのプログラム内で標本化レートに応じて
繰り返し実行することによりマルチレート処理を実現す
るものである６例えば、２つの処理Ａ、Ｂの標本化レー
トの比が２対３の場合はＡを２回、Ｂを３回繰り返すプ
ログラムをＡの標本化レートの半分のレートで繰り返す
ことにより実現できる。

（発明が解決しようとする課題） しかしながら、複数の割り込みを用いる方法では、優先
順位の高い割り込みによる処理の中断によるプロセッサ
の内部状態の退避などのオーバーヘッドが大きく、時間
的な制約の強い実時間処理においては処理時間の短縮が
求められていた。とくに高速化の為にパイプライン処理
を採用しているプロセッサにおいては割り込みによりバ
イブラインを中断するから演算効率の大幅な劣化を招く
ことになる。

一方、プログラム制御による方式では興なる２つの標本
化レートの比をｍ：ｎとしたときｍおよびｎがそれぞれ
整数で表せる場合に限られていた。

また各々整数で表せる場合でもｍとｎの最小公倍数が大
きい場合はプログラム、処理遅延、所用メモリ等が大き
くなるから実用上問題があった。

本発明の目的は、異なる２つの標本化レートの比が簡単
な整数の比で表すことができない複数の処理が存在する
場合でも効率よくプログラム上で実現できるシグナルプ
ロセッサを提供することにある。

（課題を解決するための手段） 本発明のシグナルプロセッサは、第１の標本化間隔で入
力される第１の割り込み入力を分周して分周割込信号を
生成する分周回路と、該分周割込信号をリセット信号と
し該リセット信号間隔内に第２の標本化間隔で入力され
る第２の割り込み入力の数をカウントするカウンタ回路
と、前記リセット信号入力時に前記カウンタ回路の出力
が予め与えられた数に一致するかどうかを判定する判定
回路と、該判定回路の出力に応じて予め蓄えられた２つ
のプログラムのうちから１つを選択するプログラム選択
回路と、第１の内部入力バッファ及び第１の内部出力バ
ッファを有し前記第１の割り込み入力に同期して第１の
入力信号を前記第１の内部入力バッファに蓄え前記第１
の内部出力バッファに蓄えられた出力信号を出力する第
１の入出力回路と、第２の内部入力バッファ及び第２の
内部出力バッファを有し前記第２の割り込み入力に同期
して第２の入力信号を前記第２の内部入力バッファに蓄
え前記第２内部出力バッファに蓄えられた出力信号を出
力する第２の入出力回路と、前記第１の入出力回路また
は前記第２の入出力回路に蓄えられた信号列を入力とし
、前記プログラム選択回路により選択されたプログラム
を実行し、出力信号列を前記第１の入出力回路または前
記第２の入出力回路に蓄えるプログラムを実行部とを少
なくとも備えて構成される。

（作用） 本発明の原理を次に示す、実現しようとするシステム内
の入出力のサンプリングレートの比をａ：ｍとして表し
たとき整数値ｍに対してａが非整数の場合ｎ＜ａ＜ｎ＋
１となる整数をｎとする。このとき、ｍサンプルだけ出
力する間に入力されるサンプル数はｎまたはｎ＋１であ
ることは明らかである。そこで、入出力のサンプリング
レートの比がｎ：ｍの場合のプログラムとｎ＋１：ｍの
場合のプログラムとを予め用意しておき、ｍサンプルた
け出力する間に入力された入力サンプル数がｎであるか
ｎ＋１であるかに応じて２つのプログラムのうちの何れ
か一方を選択して実行することにより入出力サンプリン
グレートの比がａ：ｍであるシステムを実現することが
できる。

（実施例） 次に本発明の実施例を図面を参照しながら説明する。

第１図は本発明の一実施例の構成を示す図であり、この
実施例は第１の割り込み入力端子１、分周回路２、第２
の割り込み入力端子３、カウンタ回路４、判定回路５、
プログラム選択口＃１６、第１の入出力回路７、第１の
信号入力端子８、第１の信号出力端子９、第２の入出力
回路１０、第２の信号入力端子１１、第２の信号出力端
子１２、及びプログラム実行部１３から構成されている
。

分周回路２は第１の割り込み入力１０１を予め与えられ
た数だけ分周を行ない分周された割り込み信号１０２を
出力する。たとえば分周回数をＭ（Ｍは整の整数）とす
ると、分周回路２は第１の割り込み入力１０１がＭ凹入
力されるごとに分周された割り込み出力を１回出力する
。カウンタ回路４は、分周された割り込み信号１０２の
隣り合う入力間隔に入力された第２の割り込み入力１０
３の数を数えるもので、分周された割り込み信号１０２
をリセット信号、第２の割り込み入力１０３をカウンタ
入力とするアップカウンタにより実現できる。判定回路
５は分周された割り込み信号１０２入力によりカウンタ
回路４の出力１０４が予め与えられた数に等しいかを判
定し、判定信号１０５を出力する。プログラム選択回路
６は予め用意された２種類のプログラムの一方を判定信
号１０５に応じて選択して出力する。第１の入出力回Ｒ
７は内部入力バッファおよび内部出力゛バッファを内蔵
し、第１の割り込み入力１０１により信号入力端子８よ
り信号１０８を入力して内部入力バッファに蓄え、内部
出力バッファから信号１０９を読み出して信号端子９か
ら出力する。第２の入出力回路１０も内部入力バッファ
および内部出力バッファを内蔵し、第２の割り込み入力
１０３により信号入力端子１１より信号１１１を入力し
て内部入力バッファに蓄え、内部出力バッファから信号
１１２を読み出して信号出力端子１２に出力する。プロ
グラム実行部１３はプログラム選択回路６で選択された
プログラムに従い、第１の入出力回路７および第２の入
出力回路１０の内部バッファから入力信号列を読み出し
、処理を行なった後、出力信号列を第１の入出力回路７
および第２の入出力回路１０の内部バッファに格納する
。

実施例のシグナルプロセッサにおいての入力信号の標本
化レートと出力信号の標本化レートの比をＲとし、Ｒに
対し、 Ｍ　　　　　　　　　Ｍ が成立つとする。このとき分周回路２において第１の割
り込み入力１０１をＭ分周し、カウンタ回路４らおいて
Ｍ分周された割り込み間隔の間に入力される第２の割り
込み入力１０３の数を数える。

この数はＮ（Ｎは整の整数）またはＮ＋１のいずれかに
なる６そこでＭ分周された割り込み信号１０２が入力さ
れたとき判定回路５においてカウンタ回路４の出力１０
４がＮであるかの判定を行ない判定信号１０５を出力す
る。また同時にカウンタ回路４をＯリセットする。そし
て、プログラム選択回路６は次のようにプログラムを選
択してプログラム実行部１３に実行させる。まず、判定
信号１０５がＮサンプル入力を示しているときは、第１
の入出力回路７の内部入力バッファにはＭサンプル入力
され第２の入出力回路１０の内部入力バッファにはＮサ
ンプル入力されているから、プログラム選択回路６は、
第１の割り込み処理に対応する処理をＭ回繰り返し、第
２の割り込み処理に対応する処理をＮ回繰り返すプログ
ラムを選択してプログラム実行部１３で処理させる。一
方、判定信号１０５がＮ＋１サンプル入力を示している
ときは第２人出力回路１０の内臓バッファにはＮ＋１サ
ンプル入力されているから、プログラム選択回路６は、
第１の割り込み処理に対応する処理をＭ回繰り返し、第
２の割り込み処理に対応する処理をＮ＋１回繰り返すグ
ログラムを選択して１０グラム実行１１３で処理させる
。

（発明の効果） 以上に説明したように、本発明に従えば簡単な整数の比
で表すことのできない２つの異なる標本化レートの処理
が存在する場合でも並行信号処理を効率よくプログラム
で実現することが可能になる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図である。 １・・・第１の割り込み入力端子、２・・・分周回路、
３・・・第２の割り込み入力端子、４・・・カウンタ回
路、５・・・判定回路、６・・・１０グラム選択回路、
７・・・第■の入出力回路、８・・・第１の信号入力端
子、９・・・第１の信号出力端子、１０・・・第２の入
出力回路、１１・・・第２の信号入力端子、１２・・・
第２の信号出力端子、１３・・・プログラム実行部。

Claims (1)

【特許請求の範囲】
1. 第１の標本化間隔で入力される第１の割り込み入力を分
   周して分周割込信号を生成する分周回路と、該分周割込
   信号をリセット信号とし該リセット信号間隔内に第２の
   標本化間隔で入力される第２の割り込み入力の数をカウ
   ントするカウンタ回路と、前記リセット信号入力時に前
   記カウンタ回路の出力が予め与えられた数に一致するか
   どうかを判定する判定回路と、該判定回路の出力に応じ
   て予め蓄えられた２つのプログラムのうちから１つを選
   択するプログラム選択回路と、第１の内部入力バッファ
   及び第１の内部出力バッファを有し前記第１の割り込み
   入力に同期して第１の入力信号を前記第１の内部入力バ
   ッファに蓄え前記第１の内部出力バッファに蓄えられた
   出力信号を出力する第１の入出力回路と、第２の内部入
   力バッファ及び第２の内部出力バッファを有し前記第２
   の割り込み入力に同期して第２の入力信号を前記第２の
   内部入力バッファに蓄え前記第２内部出力バッファに蓄
   えられた出力信号を出力する第２の入出力回路と、前記
   第１の入出力回路または前記第２の入出力回路に蓄えら
   れた信号列を入力とし、前記プログラム選択回路により
   選択されたプログラムを実行し、出力信号列を前記第１
   の入出力回路または前記第２の入出力回路に蓄えるプロ
   グラム実行部とを少なくとも備えることを特徴とするシ
   グナルプロセッサ。