JPS5959072A - 増幅ゲ−ト形ｇｔｏのドライブ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、増幅ゲート構造のＧＴＯ（ゲートターンオフ
サイリスタ）のドライブ回路の改良に関するものである
。

サイリスタ等ではターンオン特性を改善するため、一般
にゲート増幅構造としている。このゲート増幅構造は、
ター／オフ特性を重視して設計され、ターンオン特性が
サイリスタに比較して梢劣るＧＴＯにおいても大いに有
効である。ただし、ＧＴＯはターンオフ（幾能を有する
ので、ターンオフ時やオフ朗間中での増幅ゲートの誤動
作を防出するため、　ドライブ方法には特別な配慮が必
要である。

第１図にゲート叩込み形ゲート増幅構造のＧ　’１’　
Ｄの構遺例を示す。図において、１は補強用タングステ
ン板、２はｐ　ＩＩ　（アノードエミッタ）、３はＮ１
−１４はＰｉ鱒（カソードベース）、５及び６はカソー
ドエミッタであり、タングステン板１上にＰ　Ｎ　Ｐ　
Ｎ　層が形成されている。前記カソードエミッタ５及び
６の如く二つに分けたことにより、補助ＧＴＯ領域Ｂと
主（）　Ｔ　ＯＬ６ｆＡｖ八が形成される。

７及び８は２層４に形成された狸込みゲート層。

９はオンゲート電極、１０はオフゲート電極、目はカソ
ード電極、１２は増幅ゲートｎエミッタと主ＧＴＯを接
続する電極であり、前記カソード電極１】はオフ電源２
１の（−）端とオフ電（１皇２２の（＋）端に接続され
ている。前記オンゲート酸（＆９はオンスイッチ２３を
弁して前記オン［に源２１の（＋）端に、またオフスイ
ッチ２４を介して前記オフ電源２２の（−）端にそれぞ
れ接続されている。、また、前記オフゲート電極１０は
ダイオード２５を介して前記オンゲート電極９に接続さ
れている１゜しかして、ターンオンにｌ際しては、オン
′屯τ原２】→オンスイッチ２３→オンゲート電極９→
増幅ケ−）ｎエミッタ６→電極１２→中（）　Ｔ　Ｏｎ
エミッタ５へとオンゲート’ｔｌＴ、流が流れ、素子は
オンする１゜一方、ターンオフに際しては、オフｆｉ％
　ｒｌ　２２→主ＧＴＯｒｌエミツタ５→オフゲート電
極１０−＼とオフゲート電流が流れ、素子はターンオフ
する１、この場合、主ＧＴＯＴ：ｌエミッタ５→電極１
２→増幅ゲ−）ｎエミッタ６→オンゲート奄極９のオフ
ゲート電流経路もある９、ただし、主Ｃ）　Ｔ　Ｏがラ
ッチング状態では、増幅ゲートに分流する主電流は十分
に小さいので、ターンオフ時に増幅ゲートは、このオフ
ゲート電流経路により、主（）　Ｔ　Ｏｎエミッタ接合
回復前にオフしてしまい間肩はない。

しかし、主′ｔＪＬ流が十分小さく、増幅ゲートはラッ
チングしているが、ｆＧＴｏはラッチングしていない状
態では、増幅ゲートのターンオフ失敗が起こり易い。な
ぜならば、このような場合は、増幅ゲートを流れる電流
が大きく、しかも主ＧＴＯｎエミッタ接合の急速な回復
があるため、増幅ゲートはターンオフしきれず、また、
オフゲート電極１０に接続されたダイオード２５１個の
′［Ｈ，圧降下だけでは増幅ゲートをターンオフさせる
バイアス面圧としては不十分であり、主電流は増幅ゲー
トを通って流れ続けるからである。オフゲートバイアス
はこの電流に対して順方向である。、このときの主電流
経路は、増幅ゲート０工ｉツタ６→眠極］２→オフゲー
ト電極１０→オフゲー　＋−（凸」路となる１、 本発明は上記のような問題点を解消するためになされた
もので、増幅ゲート口エミッタと主ＧＴＯを接続する電
極とカソードの間にコンデンサを接続することにより、
主電流がラフチンブレペル程度の小さい電流の場合にも
礒央にターンオフできる増幅ゲート形ＧＴＯのドライブ
回路を提供することを目的とする９゜ 以下５本発明を図示の実施例に基づいて詳細に説明する
。っ 第２図は本発明の一実施例を示すもので、増幅ゲート口
エミッタ６と宇Ｇ　Ｔ　Ｏを４妾続する電極１２とカソ
ード１］、つまりオンｔｔｊ　源２　］の（−）端の間
にコンデンサ２６を接続したことが従来（第１図）と異
なる。他は従来と同様であり、同−構成部分に同一符号
を付してその説明は省略する１゜このような回路構成と
すると、コンデンサ２６の充電朋間中、主ＧＴＯのｎエ
ミッタ５を経由せずに増幅ゲートにオフバイアスが加わ
り、増幅ゲートのターンオフが確実になる。この動作を
第３図〜第５図の波形図を参照しなから４明する。条件
は、負荷抵抗４０Ω、アノード屯田３００　Ｖ　。

ゲート′面圧（ＶＧＲ）４５Ｖである、第３図は低歪電
流で、主ＧＴＯがラッチングしているときにオフ信号を
８０えた場合のターンオフ時の主を流■１とオフゲート
電流Ｉｇ１０彼形であり、ｉＥ常な波形である。これは
、本実施例、従来とも同様である。。

筆４図＋Ａ）　＋Ｂ）は第３図の場合より１−６かに主
電流１１が小さく５主ＧＴＯはラッチングせず、増幅ゲ
ートだけがラッチングしているときにオフ信号を加えた
鳴合のターンオフ′電流波形であり、主ＧＴＯのカソー
ド１１と電極１２の間にコンデンサが接続されていない
従来のものは箪４図（Ａｌに示すようにターンオフタイ
ムが外宮に長く、ターンオフ後半では主電流工１の波形
とオフゲート［比流Ｉｇ＋の波形が等しく、増幅ゲート
を流れろ主電流がオフゲート回路を経由していることが
わかる。−これに対し、カソード１１と成極１２の間に
コンデンサ２６（この場合のコンデンサｇｔは１μＦで
ある）が接続されている本実施例のものは、駆４図ｉＢ
ｌに示すようにターンオフタイムも短く、この波形から
もターンオフの正常化が確認できる。

なお、オフゲート酸乳Ｉｇ＋の波形はコンデンサ２６の
充亀成流が重畳されたものとなる。

前記実施例はオフゲート成極１（）を有するものについ
てであるが、オフ専用ゲート電極を有しない増幅ゲート
構造のＧＴＯにも適用でき、筆５図に回路構成を示す、
この場合には電極１２とオンゲート電極９０間にダイオ
ード２５が接続され、電極１２と主ＧＴＯのカソード１
１０間にコンデンサ２６が接続される。

なお、前記各実施例ではコンデンサ２６のみとしたが、
コンデンサだけでなく、抵抗を直列に接続してもよく、
これによって振市力Ｔｒ１．瀧かやｕ市１（されたり、
増幅ゲートのオフバイアス期間が増大ずろなどの効果を
生じる。また、コンデンサ２６に放電抵抗を接続しても
よい１゜ 堤上のように本発明によれば、増幅ゲート１１エミツタ
と主ＧＴＯを接続する覗極とカソードの間にコンデンサ
を接続したので、素子のターンオフｌ呼、コンデンサが
充゛眠されるまでのＨＪＩ間増幅ゲートにオフバイアス
が）ＪＯわるようになり、主Ｇ　’ｆ’　Ｏはラッチン
グせず増幅ゲートだけがラッチングしている状態でも確
実にターンオフできる１、シかも。

コンデンサを接続するだけ、あるいはこれに抵抗を直列
か並列に接続するだけの簡単な回路構成となる。。

【図面の簡単な説明】

第１図は増幅ゲート構造のＧＴＯのドライブ回路の従来
例を示す回路（１４成図、即：２図は本発明の一月施例
を示す回路構成図、Ｐ、３図及び、″Ｊｔ４図ＩＡ）（
Ｂｌは動作波形図、車５図は本発明のｉｌｌの実施例を
示す回路構成図である１゜ １・・・タングステン板、２・・・アノードエミッタ、
３・・・Ｎ層、４・・・カソードベース、５及び６・・
・カソードエミッタ、９・・・オンゲート電極、１０・
・・オ７ゲート電極、１１・・・カソード″市４傘、１
２・・・ｊ曽幅ゲ−トｎエミゾタと千（）　Ｔ　Ｏを接
続する電極、２１・・・オフ電源、２２・・・オフ電源
、２３・・・オンスイ・ソチ、２４・・・オフスイッチ
、２５・・・夕°イオード。 ２６・・・コンデンサ。 第１図 Ｉ！２１Ｊ 第３図 第５図 第１１図（Ａ）

Claims (1)

1. 【特許請求の範囲】 １１１ＰＮＰＮ層のカソードエミッタとしてのＮ層を二
   つに汁げて補助（）Ｔｏ領領域宇ＧＴＯ領域とした増幅
   ゲート構造のＧＴＯにおいて。 カソードとオンゲート成極の間にオンゲート回路及びオ
   フゲート回路を設け、二りだ増幅ゲ−）　ｎエミッタと
   主ＧＴＯを１妾続する電極とカソードの間にコンデンサ
   を１妾続したことを特徴とする増幅ゲート形ＧＴＯのド
   ライブ回路４．