JPH04188865A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、周辺セルの大きさにより半導体チップが決ま
るような半導体集積回路に関するものである。

〔従来の技術〕

第４図は、従来の半導体集積回路の周辺セルの内部構成
図である。図において、（１）は周辺セル、（２）はワ
イヤボンディング用の電極（以下バッドと称す）　、（
３ａ）は５Ｖ電源配線（以下、ＶＤＤ配線と称す）、（
３ｂ）はＧＮＤ接地配線（以下、Ｖ　ｓｓ配線と称す）
　、（４）は論理回路領域、（５）は配線である。

周辺セル（１）は、ワイヤホンディング用のバット（２
）と、Ｖ　ＤＤ配線（３ａ）および、Ｖ　ＳＳ配線（３
ｂ）と、点線で囲まれている周辺論理回路領域（４）と
、バット（２）と周辺論理回路領域（４）とを接続する
為の配線（５）により構成されている。

第５図は、従来の周辺セル（１）を用いて、チップ内部
の論理回路と配置配線した場合の半導体チップ（７）の
全体構成図を示している。

第５図において、半導体チップ（７）上に、第４図の周
辺セル（１１を隣接するように並べられた周辺セル群（
９）と、内部論理回路Ｃｌ０）か配置されており、内部
論理回路ＣＩＯ＋と、周辺セル群（９）は、内部配線α
Ｄにより接続される。なお、■、。配線（３ａ）及びＶ
５５配線（３ｂ）は、隣接する周辺セルと同一の位置で
接続されるようになっている。

〔発明か解決しようとする課題〕

従来の半導体チップ（７）は、以上のように構成されて
いるので、隣接する周辺セル上の各パッド（２）の中心
から中心までの距離、即ちパッド間隔（ａ）か、アセン
ブリのワイヤホンディング工程時の基準により制約を受
け、ワイヤホンディングか可能となる寸法より、パッド
間隔（ａ）を大きくする必要かある。

従って、内部論理回路００）の規模か小さく、パソ１’
　（２）数の多い半導体チップ（７）において、この制
約は大きく影響し、バット間隔＋８）の大きさによりチ
ップ面積が決定されてしまうという問題かあった。

この発明は、上記のような問題点を解消するためになさ
れたもので、半導体チップの面積か、パッド間隔て決ま
ってしまう場合において、半導体チップの周辺に沿った
方向の隣接する周辺セル上のバｙ　ｔ’間隔を見かけ上
小さくし、半導体チップの集積度を向上させることを目
的とする。

〔課題を解決するだめの手段〕

この発明に係る半導体集積回路は、パッドと、周辺論理
回路と、Ｖ３５配線及びＶ。０配線と、周辺論理回路と
内部論理回路とを接続するための入出力信号端子とを備
えた周辺セルにおいて、前記周辺セルを半導体チップの
各周辺に、２段重ねにして配置したものである。

〔作用〕

この発明における半導体集積回路は、半導体チップの各
周辺に対して、２段重ねにして配置することにより、ワ
イヤポンディング工程基準上の制約、即ち、隣接する周
辺セル上のパッド間隔の規定を回避することか出来るた
め、見かけ上のパッド間隔を縮小し、集積度を向上させ
ることか可能である。

〔実施例〕

以下、この発明の一実施例を図面を用いて説明する。

第１図は、本発明に係わる半導体集積回路の周辺セル（
１）の構成を示している。第１図において、（１）〜（
５）は従来のものと同様のため説明を省略する。

（６ａ）（６ｂ）は入出力端子である。周辺セル（１）
は、パット（２）と、ＶＤＤ配線（３ａ）及びｙ　ｓｓ
配線（３ｂ）と、点線で囲まれている周辺論理回路領域
（４）と、パッド（２）と周辺論理回路領域（４）とを
接続するための配線（５）と、周辺論理回路領域（４）
と内部論理回路とを接続するだめの入出力信号端子（６
ａ）、（６ｂ）とて構成されている。

第２図は、第１図の周辺セル（１）を用いて、互いに対
称になるように２段重ねに配置した図である。

第２図において、（Ａ）は、半導体チップ周辺側に配置
された周辺セル（１）であり、　（Ｂ）は、半導体チッ
プの内部側に配置された周辺セル（１）である。

この時、　（Ａ）側にある周辺セル上のパッド（２）と
、内部論理回路とは、（Ｂ）側の周辺セル（１）上に配
置されている入出力信号端子（６ａ）、（６ｂ）により
（６ａ）と（６ｂ）間を配線することで、電気的に接続
され、入力、又は出力信号が伝達される。又、ＶＳＳ配
線（３ｂ）の配線幅は、第２図のように（Ａ）側の周辺
セル（１）と　（Ｂ）側の周辺セル（１）を互いに対称
的に配置するため、■ＤＤ配線（３ａ）の配線幅の半分
てよく、かつ、　（Ａ）側の周辺論理回路と、　（Ｂ）
側の周辺論理回路のｖ９ｓ配線を共有化させることによ
り、（Ａ）、（Ｂ）の周辺セル高を縮小することか可能
である。

次に本発明の周辺セルを用いて、半導体チップ内の内部
論理回路と配置配線を行なった例を、第３図を用いて説
明する。

第３図において、半導体チップ（７）上に、第２図の２
段重ねに配置した周辺セル列（８）を隣接するように並
へられた周辺セル群（９）か配置されており、内部論理
回路０ωと、周辺セル群（９）は、内部配線０υにより
接続される。また、第２図に示すＶ　Ｂ、１）配線（３
ａ）及びＶＳＳ配線は、第３図に示す様に、隣接した周
辺セル列（８）と同一の位置で接続される。特に、第２
図に示されるような構成のため、半導体チップ（７）の
周辺側の周辺セル上のＶ　５Ｂ配線（３ｂ）と、半導体
チップ（７）の内側の周辺セル上のＶｓｓ配線（３ｂ）
は、共有化され、−本のＶＳＳ配線となっている。

〔発明の効果〕

以上の様に、この発明によれば、周辺セルを半導体チッ
プの周辺沿いに２段重ねに配置した構成であるため、チ
ップの周辺に沿った方向のパッド間隔は、従来の隣接し
た２つの周辺セル上のパッド間隔より小さくすることか
出来る。

特に、この効果は、半導体チップ中の内部論理回路の規
模か小さく、パット数の多いチップについて顕著てあり
、このようなチップの場合、バット間隔てチップサイズ
か決まってしまうため、本発明を用いることで、チップ
サイズを縮小することが可能であるという効果かある。

【図面の簡単な説明】

第１図は、この発明の一実施例の周辺セルの構成図であ
り、第２図は、第１図の周辺セルを用いて互いに対称に
なるように２段重ねに配置した周辺セル列の図であり、
第３図は、第２図の周辺セル列を用いて内部論理回路と
配置配線を行なった半導体チップ全体構成図である。第
４図は、従来の周辺セルの構成図、第５図は、従来の周
辺セルを用いて内部論理回路と配置配線を行なった半導
体チップ全体構成図である。 図において、＋１）は周辺セル、（２）はパッド、（３
ａ）、（３ｂ）はそれぞれＶ。配線、■ｏＤ配線、（４
）は周辺セル上の論理回路領域、（５）はバｙ　ｌ’と
周辺論理回路領域を接続する配線、（６ａ）、（６ｂ）
は、周辺セル上の入出力信号端子、（７）は半導体チッ
プ、（８）は本発明の周辺セルを２段重ねに配置した周
辺セル列、（９）は周辺セルを半導体チップ上に隣接す
るように並へられた周辺セル群、００）は内部論理回路
、口りは内部論理回路と周辺セル群を接続するだめの内
部配線である。 又、第３図及び第５図の（ａ）は、隣接する周辺セル上
のバンド間隔てあり、第２図の（Ａ）は、半導体チップ
周辺側に配置された周辺セル、　（Ｂ’）は、半導体チ
ップの内部側に配置された周辺セルを表わす。 なお、図中、同一符号は同一、又は相当部分を示す。 代　　理　　人　　　大　　岩　　　増　　雄＠１図 １　二　周辺セル ２　：　ノずラド ３ａ：“　ＶＤＤ酊腺 ３ｂ：　　ＶｓｓＱＩＲ ４；　論理回路領域 ５　：　配線 ６ａ、、６ｂ　：　　入出力端子 第２図 Ａム ！４３図 →− 第４図 第５図 →α１− ；　１ 手続補正書（自発） 平成３年８月５日

Claims (1)

【特許請求の範囲】
1. 基本セルを組合わせて構成された半導体チップであり、
   前記半導体チップ内の内部論理回路と、ワイヤボンディ
   ング用の表面電極と、前記内部論理回路と前記パッド間
   を接続する際に必要な周辺論理回路と、電源配線と、前
   記周辺論理回路と前記内部論理回路とを接続するための
   入出力信号端子とを備えた周辺セルにおいて、前記周辺
   セルを前記半導体チップの各周辺に、２段重ねにして配
   置したことを特徴とする半導体集積回路。