JPS58169949A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58169949A JPS58169949A JP57052629A JP5262982A JPS58169949A JP S58169949 A JPS58169949 A JP S58169949A JP 57052629 A JP57052629 A JP 57052629A JP 5262982 A JP5262982 A JP 5262982A JP S58169949 A JPS58169949 A JP S58169949A
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- JP
- Japan
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- lead
- terminal
- chip
- pieces
- power supply
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は正電源端子、負電源端子（又はグランド端子）
および入出力端子等の複数端子を有する半導体チップを
装着し、同チップ内のｈ記者端子が外部リード端子に結
線されるインナーリード部を有する半導体装置に関する
ものである。
および入出力端子等の複数端子を有する半導体チップを
装着し、同チップ内のｈ記者端子が外部リード端子に結
線されるインナーリード部を有する半導体装置に関する
ものである。
従来の（２ｎ＋１）ピンシングルイノライン型半導体装
置の端子結合部を第１図に示す。ここでｎ ｉｊ、 ｎ
≧１の正の整数である。通常シングルインライ／型半導
体装置に使用されるリード構体は、中央のインナーリー
ドをダイパッドに繋がるノ・ンガーの役割を兼ねており
、回路の最低電位にとることが多い。ここで、チップ上
の１．２．・川・印・２ｎは端子番号、１’、２’、・
・・・・・（２ｎ＋１）′はリード番号を表わし、ｗｌ
、ｗ、、・川・・・・・Ｗ２ｎ＋１は端子とリードを結
線するワイヤーを表わす。また、１０１はダイパッド、
１０２はチップを表わす記号である。以下、第１図に示
すように、正電源。
置の端子結合部を第１図に示す。ここでｎ ｉｊ、 ｎ
≧１の正の整数である。通常シングルインライ／型半導
体装置に使用されるリード構体は、中央のインナーリー
ドをダイパッドに繋がるノ・ンガーの役割を兼ねており
、回路の最低電位にとることが多い。ここで、チップ上
の１．２．・川・印・２ｎは端子番号、１’、２’、・
・・・・・（２ｎ＋１）′はリード番号を表わし、ｗｌ
、ｗ、、・川・・・・・Ｗ２ｎ＋１は端子とリードを結
線するワイヤーを表わす。また、１０１はダイパッド、
１０２はチップを表わす記号である。以下、第１図に示
すように、正電源。
負電源ならびに一対の入出力端子で構成される偶数個の
信号処理回路を並列的に有する半導体チップに対するワ
イヤリングについてのべる。この場合、端子の構成は正
電源を端子１に負電源を端子ｎ＋１に配置し、信号処理
回路の一対の入出力端子は前記端子１と同ｎ＋１の位置
を結ぶ直線に関して対称となるように配置（第１図では
端子ｎ。
信号処理回路を並列的に有する半導体チップに対するワ
イヤリングについてのべる。この場合、端子の構成は正
電源を端子１に負電源を端子ｎ＋１に配置し、信号処理
回路の一対の入出力端子は前記端子１と同ｎ＋１の位置
を結ぶ直線に関して対称となるように配置（第１図では
端子ｎ。
ｎ＋１．ｎ−１−２）すれば特性が揃った信号処理回路
が得られる。このチップを第１図に示すごとくワイヤリ
ングを行なうとリード（ｎ＋１）’ に対して正電源
用リードおよび入出力用リードが対称に配置され、シン
グルインライン型パッケージから方向性を完全に取除く
ことができシングルインライン型パッケージの特長を生
かした半導体集積回路が得られる。しかし、従来の構成
では次のような問題がある０ １）正電源端子に２本のワイヤーが必要（第１図でＬ
、Ｗ２ｎ＋１） ２）正電源端子１がチップ１０１中央端に位置するため
ワイヤーが長くなシ、ワイヤーだれ等の問題が発生する
場合がある。
が得られる。このチップを第１図に示すごとくワイヤリ
ングを行なうとリード（ｎ＋１）’ に対して正電源
用リードおよび入出力用リードが対称に配置され、シン
グルインライン型パッケージから方向性を完全に取除く
ことができシングルインライン型パッケージの特長を生
かした半導体集積回路が得られる。しかし、従来の構成
では次のような問題がある０ １）正電源端子に２本のワイヤーが必要（第１図でＬ
、Ｗ２ｎ＋１） ２）正電源端子１がチップ１０１中央端に位置するため
ワイヤーが長くなシ、ワイヤーだれ等の問題が発生する
場合がある。
３）２の問題を除去しようとすれば、チップの正電源端
子が２個必要となり、チップ面積が増加する。
子が２個必要となり、チップ面積が増加する。
４）リード１′ およびリード（２ｎ＋１）′ をプリ
ント回路基板のジャンパーとして利用する場合、ワイヤ
ー、内部アルミ配線を用いるため電流容量を大きくとる
ことができない。
ント回路基板のジャンパーとして利用する場合、ワイヤ
ー、内部アルミ配線を用いるため電流容量を大きくとる
ことができない。
６）負電源のジャンパーは構造上不可能である。
本発明は、対称配置のｉ長はそのまま生かしながら上記
６点の問題を完全に取除くことができる半導体装置を提
供せんとするものである。
６点の問題を完全に取除くことができる半導体装置を提
供せんとするものである。
本発明に基づ（（２ｎ＋１）ビンシングルイアライン型
半導体装置のＩＪ−ト結線部を第２図、第３図に示す。
半導体装置のＩＪ−ト結線部を第２図、第３図に示す。
第２図はリード１′およびリード（２ｎ−４−１）’
を正電源ジャンパーとして用いることができるように一
体にしたものである。また、第３図ではリード１′およ
び、リード（２ｎ−１−１）’を負電源ジャンパーとし
て用いることができるようにしたものである。すなわち
、第２図の実施例はり一ド１’、（２ｎ＋１）’を共通
にし、同図の様に共通リードを電源部子１の近傍に設け
、この共通リードと電源端子１とをワイヤーＷ１によ多
接続した場合を示し、第３図の実施例はリード１′。
を正電源ジャンパーとして用いることができるように一
体にしたものである。また、第３図ではリード１′およ
び、リード（２ｎ−１−１）’を負電源ジャンパーとし
て用いることができるようにしたものである。すなわち
、第２図の実施例はり一ド１’、（２ｎ＋１）’を共通
にし、同図の様に共通リードを電源部子１の近傍に設け
、この共通リードと電源端子１とをワイヤーＷ１によ多
接続した場合を示し、第３図の実施例はリード１′。
（２ｎ＋１）’を共通にするとともにチップ１０２下に
も及ぶ様にしたもので、共通リードを負電源ジャンパー
としても用いることを可能とした場合を示す。尚、第２
図、第３図で第１図と同一番号は同一部分を示す。どち
らの場合でも端子１からリード１′へと最傅距離でワイ
ヤリングされる。この構造によれば従来２本必要とした
正電源用あるいは負電源用のワイヤーも１本でよい。ま
た、リード自身をジャンパーとして利用するため電流容
量も大きくとることができる。
も及ぶ様にしたもので、共通リードを負電源ジャンパー
としても用いることを可能とした場合を示す。尚、第２
図、第３図で第１図と同一番号は同一部分を示す。どち
らの場合でも端子１からリード１′へと最傅距離でワイ
ヤリングされる。この構造によれば従来２本必要とした
正電源用あるいは負電源用のワイヤーも１本でよい。ま
た、リード自身をジャンパーとして利用するため電流容
量も大きくとることができる。
次に、本発明の具体的実施例として９ビンシン°ンルイ
ンライン型パツケージに組込んだデュアルオペアンプを
第４図に示す。第４図（ａｌはワイヤリング図であり、
第４図（ｂｌはパッケージ外形図である。ここで、１ｏ
３はチップの方向を示す部分で。
ンライン型パツケージに組込んだデュアルオペアンプを
第４図に示す。第４図（ａｌはワイヤリング図であり、
第４図（ｂｌはパッケージ外形図である。ここで、１ｏ
３はチップの方向を示す部分で。
１０４は品名を表わす部分であり、同図において第２図
、第３図と同一番号は同一部分を示す。
、第３図と同一番号は同一部分を示す。
従来、正電源、負電源端子および入出力端子を対称的に
配した偶数個の信号処理回路を有する半導体チップを（
２ｎ−Ｍ）ビンシングルインライン型パッケージにパッ
ケージングする際、第１図のように、リード（ｎ−４−
１）’に関し、対称配置を行なえば半導体集積回路から
方向性を除去することができ、リード１′および（２ｎ
＋１）′をジャンパーとして利用できる特長があった。
配した偶数個の信号処理回路を有する半導体チップを（
２ｎ−Ｍ）ビンシングルインライン型パッケージにパッ
ケージングする際、第１図のように、リード（ｎ−４−
１）’に関し、対称配置を行なえば半導体集積回路から
方向性を除去することができ、リード１′および（２ｎ
＋１）′をジャンパーとして利用できる特長があった。
本発明は第２図ないし第４図に示すリード構成によって
上記特長はそのままで、さらに以下にのべる効果をもつ
ものである。
上記特長はそのままで、さらに以下にのべる効果をもつ
ものである。
１）従来対称性を保つため２本必要としたワイヤーを最
小の長さで１本にすることができる。さらにパッドも１
個でよいからチップサイズを径大化することがない０ ２）リード形状を選択的に設計すれば、負電源をジャン
パーとして利用することもできる。
小の長さで１本にすることができる。さらにパッドも１
個でよいからチップサイズを径大化することがない０ ２）リード形状を選択的に設計すれば、負電源をジャン
パーとして利用することもできる。
３）従来はワイヤーをジャン−ζ−としており、従って
電流容量に制限があったが、リードをジャンパーとして
いるため電流容量を大きくとれ。
電流容量に制限があったが、リードをジャンパーとして
いるため電流容量を大きくとれ。
しかも内部回路への影響が皆無である。
第１図は従来の（２ｎ−１−１）ビンシングルインライ
ン型半導体装置のチップ端子とインナーリードの結線図
、第２図、第３図は本発明の実施例に係る半導体装置の
端子部結線図、第４図（ａｌ 、 （ｂｌは本発明の別
の具体的事例における端子部結線図ならびにパッケージ
に組込んだ外形図である。 １．２．〜２ｎ・・・・・・チップ内回路端子、１／
、 ２７〜（２ｎ −）−１）’ −・−リード、Ｗ
ｌ 〜ｗ２ｎ 、ｗ１／・・・・・・ワイヤー、１０
１・・・・・・ダイノ（ラド、１ｏ２・・・・・・半導
体チップ。 第 １ １Ａ 第 ２ 図 ＨＳ 図 第４図 １１７Ｊ
ン型半導体装置のチップ端子とインナーリードの結線図
、第２図、第３図は本発明の実施例に係る半導体装置の
端子部結線図、第４図（ａｌ 、 （ｂｌは本発明の別
の具体的事例における端子部結線図ならびにパッケージ
に組込んだ外形図である。 １．２．〜２ｎ・・・・・・チップ内回路端子、１／
、 ２７〜（２ｎ −）−１）’ −・−リード、Ｗ
ｌ 〜ｗ２ｎ 、ｗ１／・・・・・・ワイヤー、１０
１・・・・・・ダイノ（ラド、１ｏ２・・・・・・半導
体チップ。 第 １ １Ａ 第 ２ 図 ＨＳ 図 第４図 １１７Ｊ
Claims (1)
- ２０個（ｎｕｎ≧１の整数）の端子を（＋する半導体ナ
ツプと、前記各端子に接続される２ｎ＋１個のアウター
リードとを有し、前記アウターリードの２個以上がイン
ナーリード部において一体化接続されていることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052629A JPS58169949A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052629A JPS58169949A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169949A true JPS58169949A (ja) | 1983-10-06 |
| JPH0250623B2 JPH0250623B2 (ja) | 1990-11-02 |
Family
ID=12920106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052629A Granted JPS58169949A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169949A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154646A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS61137334A (ja) * | 1984-12-07 | 1986-06-25 | Mitsubishi Electric Corp | 半導体装置 |
| US4829362A (en) * | 1986-04-28 | 1989-05-09 | Motorola, Inc. | Lead frame with die bond flag for ceramic packages |
-
1982
- 1982-03-30 JP JP57052629A patent/JPS58169949A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154646A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS61137334A (ja) * | 1984-12-07 | 1986-06-25 | Mitsubishi Electric Corp | 半導体装置 |
| US4829362A (en) * | 1986-04-28 | 1989-05-09 | Motorola, Inc. | Lead frame with die bond flag for ceramic packages |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250623B2 (ja) | 1990-11-02 |
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