JPH04192365A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04192365A JPH04192365A JP32014690A JP32014690A JPH04192365A JP H04192365 A JPH04192365 A JP H04192365A JP 32014690 A JP32014690 A JP 32014690A JP 32014690 A JP32014690 A JP 32014690A JP H04192365 A JPH04192365 A JP H04192365A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要１
半導体装置に係り、特にＳｏ Ｉ （Ｓｉｌｉｃｏｎ
Ｏｎ １ｎｓｕ １ａｔｏｒ ）構造のＭ ＯＳ Ｆ
Ｅ Ｔ （Ｍｅｔａｌ−Ｏｘｉｄｅ−３ｅｌｉｃｏｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
↑ｏｒ）に関し、素子の微細化に件って絶縁膜上の半導
体薄膜の厚さが薄くなっても、閾値電圧ｖｔｈを所望の
値に制御することかできる半導体装置を提供することを
目的とし、 絶縁性基板と、前記絶縁性基板上に形成された半導体薄
膜と、前記半導体薄膜に形成された第１導電型のソース
領域と、前記半導体薄膜に形成された第１導電型のドレ
イン領域と、前記ソース領域及び前記トレイン領域に挟
まれ、断面が凸形状をなす第２導電型のチャネル領域と
、前記チャネル領域の凸形状表面を覆うように形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成された第
２導電型のポリシリコン層からなるゲート電極とを有す
るように構成する。
Ｏｎ １ｎｓｕ １ａｔｏｒ ）構造のＭ ＯＳ Ｆ
Ｅ Ｔ （Ｍｅｔａｌ−Ｏｘｉｄｅ−３ｅｌｉｃｏｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
↑ｏｒ）に関し、素子の微細化に件って絶縁膜上の半導
体薄膜の厚さが薄くなっても、閾値電圧ｖｔｈを所望の
値に制御することかできる半導体装置を提供することを
目的とし、 絶縁性基板と、前記絶縁性基板上に形成された半導体薄
膜と、前記半導体薄膜に形成された第１導電型のソース
領域と、前記半導体薄膜に形成された第１導電型のドレ
イン領域と、前記ソース領域及び前記トレイン領域に挟
まれ、断面が凸形状をなす第２導電型のチャネル領域と
、前記チャネル領域の凸形状表面を覆うように形成され
たゲート絶縁膜と、前記ゲート絶縁膜上に形成された第
２導電型のポリシリコン層からなるゲート電極とを有す
るように構成する。
［産業上の利用分野］
本発明は半導体装置に係り、特にＳＯＩ （Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造のＭＯＳ Ｆ
ＥＴ （Ｈｅｔａｌ−Ｏｘｉｄｅ−３ｅｎｉｃｏｄｕｃ
ｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）に関する。
ｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造のＭＯＳ Ｆ
ＥＴ （Ｈｅｔａｌ−Ｏｘｉｄｅ−３ｅｎｉｃｏｄｕｃ
ｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）に関する。
「従来の技術」
近年、ＭＯＳＦＥＴの高速化に伴い、絶縁性基板上にシ
リコン薄膜を形成し完全な素子分離構造を実現して寄生
容量を減少させたＳＯＩ構造のＭＯＳＦＥＴが開発され
ている。
リコン薄膜を形成し完全な素子分離構造を実現して寄生
容量を減少させたＳＯＩ構造のＭＯＳＦＥＴが開発され
ている。
従来のＳＯＩ構造のｎチャネルＭＯ８ＦＥＴを第２図に
示す。
示す。
シリコン基板２１上にシリコン酸化膜２２が形成され、
このシリコン酸化膜２２上にはシリコン薄膜２３が形成
されている。そしてこのシリコン十 薄！１ｇ２３にはＤ 型ソース領域２４及びｎ＋型型ト
レイ領領域２５相対して形成され、これらｎ＋＋ソース
、ドレイン領域２４．２５に挟まれたシリコン薄１１１
２３にはｐ型チャネル領域２６が形成されている。また
このＰ型チャネル領域２６上には、ゲート酸化［２７を
介してｎ型ポリシリコン層からなるｎ型ポリシリコン・
ゲート電極２８か形成されている。
このシリコン酸化膜２２上にはシリコン薄膜２３が形成
されている。そしてこのシリコン十 薄！１ｇ２３にはＤ 型ソース領域２４及びｎ＋型型ト
レイ領領域２５相対して形成され、これらｎ＋＋ソース
、ドレイン領域２４．２５に挟まれたシリコン薄１１１
２３にはｐ型チャネル領域２６が形成されている。また
このＰ型チャネル領域２６上には、ゲート酸化［２７を
介してｎ型ポリシリコン層からなるｎ型ポリシリコン・
ゲート電極２８か形成されている。
［発明が解決しようとする課題］
しかしながら、ＭＯＳＦＥＴの微細化に伴い、シリコン
酸化膜２２上のシリコン薄膜２３の厚さが薄くなると、
ＭＯＳＦＥＴの閾値電圧ｖｔｈは減少してくる。そして
場合によっては、閾値電圧■ｔｈか−０，１Ｖ程度にま
で低下し、このためｎ型ポリシリコン・ゲート電極２８
にゲート電圧を印加する以前にＰ型チャネル領域２６に
チャネルが形成されてしまい、ｎ′型ソース、ドレイン
領域２４．２５間が導通状態になってしまう事態が発生
する。
酸化膜２２上のシリコン薄膜２３の厚さが薄くなると、
ＭＯＳＦＥＴの閾値電圧ｖｔｈは減少してくる。そして
場合によっては、閾値電圧■ｔｈか−０，１Ｖ程度にま
で低下し、このためｎ型ポリシリコン・ゲート電極２８
にゲート電圧を印加する以前にＰ型チャネル領域２６に
チャネルが形成されてしまい、ｎ′型ソース、ドレイン
領域２４．２５間が導通状態になってしまう事態が発生
する。
この問題を解決するため、第３図に示すように、第２図
のｎ型ポリシリコン・ゲート電極２８の代わりに、ｐ型
ポリシリコン層からなるＰ型ポリシリコン・ゲート電極
２９を設けることが考えられる。この場合、ｎ型ポリシ
リコン層とＰ型ポリシリコン層との仕事ｒｆＡ数の違い
によって、閾値電圧ｖｔｈは０．８■程度に増大する。
のｎ型ポリシリコン・ゲート電極２８の代わりに、ｐ型
ポリシリコン層からなるＰ型ポリシリコン・ゲート電極
２９を設けることが考えられる。この場合、ｎ型ポリシ
リコン層とＰ型ポリシリコン層との仕事ｒｆＡ数の違い
によって、閾値電圧ｖｔｈは０．８■程度に増大する。
しかし今度は、電源電圧に比べて閾値電圧ｖｔｈが高く
なり過ぎるという問題が生じた。
なり過ぎるという問題が生じた。
しかもこうした問題は、ｎチャネルＭＯ３ＦＥＴの場合
のみならず、ＰチャネルＭＯ８ＦＥＴにおいても同様に
起きるものである。但し、ｐチャネルＭＯ３ＦＥＴの場
合は、ゲート電極が反対の導電型のポリシリコンからな
る。
のみならず、ＰチャネルＭＯ８ＦＥＴにおいても同様に
起きるものである。但し、ｐチャネルＭＯ３ＦＥＴの場
合は、ゲート電極が反対の導電型のポリシリコンからな
る。
そこで本発明は、ＳＯＩ構造のＭＯＳ Ｆ ＥＴにおい
て、素子の微細化に伴って絶縁膜上の半導体薄膜の厚さ
か薄くなっても、閾値電圧ｖｔｈを所望の値に制御する
ことができる半導体装置を提供することを目自勺とする
。
て、素子の微細化に伴って絶縁膜上の半導体薄膜の厚さ
か薄くなっても、閾値電圧ｖｔｈを所望の値に制御する
ことができる半導体装置を提供することを目自勺とする
。
［課題を解決するための手段］
上記課題は、絶縁性基板と、前記絶縁性基板上に形成さ
れた半導体薄膜と、前記半導体薄膜に形成された第１導
電型のソース領域と、前記半導体薄膜に形成された第１
導電型のドレイン領域と、前記ソース領域及び前記トレ
イン領域に挟まれ、断面が凸形状をなす第２導電型のチ
ャネル領域と、前記チャネル領域の凸形状表面を覆うよ
うに形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成された第２導電型のポリシリコン層からなるゲート
電極とを有することを特徴とする半導体装置によって達
成される。
れた半導体薄膜と、前記半導体薄膜に形成された第１導
電型のソース領域と、前記半導体薄膜に形成された第１
導電型のドレイン領域と、前記ソース領域及び前記トレ
イン領域に挟まれ、断面が凸形状をなす第２導電型のチ
ャネル領域と、前記チャネル領域の凸形状表面を覆うよ
うに形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成された第２導電型のポリシリコン層からなるゲート
電極とを有することを特徴とする半導体装置によって達
成される。
また、上記の半導体装置において、前記断面か凸形状を
なすチャネル領域が、前記ソース領域と前記トレイン領
域との間に複数個、並列に設けられていることを特徴と
する半導体装置によって達成される。
なすチャネル領域が、前記ソース領域と前記トレイン領
域との間に複数個、並列に設けられていることを特徴と
する半導体装置によって達成される。
Ｕ作 用１
即ち本発明は、半導体薄膜に形成された第２導電型のチ
ャネル領域の断面が凸形状をなし、この凸形状のチャネ
ル領域の周囲にゲート絶縁膜を介して第２導電型のポリ
シリコン層からなるゲート−電極が形成されているため
、凸形状のチャネル領域にいわゆる逆ナローチャネル効
果が生じ、閾値電圧ｖｔｈを低下させることができる。
ャネル領域の断面が凸形状をなし、この凸形状のチャネ
ル領域の周囲にゲート絶縁膜を介して第２導電型のポリ
シリコン層からなるゲート−電極が形成されているため
、凸形状のチャネル領域にいわゆる逆ナローチャネル効
果が生じ、閾値電圧ｖｔｈを低下させることができる。
しかも、一般にチャネル領域の断面の凸形状か微細化さ
れるに従って逆ナローチャネル効果は顕著になるなめ、
チャネル領域の断面の凸形状を制御することにより閾値
電圧ｖｔｈを制御することができる。
れるに従って逆ナローチャネル効果は顕著になるなめ、
チャネル領域の断面の凸形状を制御することにより閾値
電圧ｖｔｈを制御することができる。
また、このような凸形状のチャネル領域を複数個、並列
に設けることにより、トータルとして所望のゲート幅を
確保することができ、従って所望のドレイン電流を得る
ことができる。
に設けることにより、トータルとして所望のゲート幅を
確保することができ、従って所望のドレイン電流を得る
ことができる。
［実施例］
以下、本発明を図示する実施例に基づいて具体的に説明
する。
する。
第１図（ａ）は本発明の一実施例によるＳＯ■構造のｎ
チャネルＭＯ３ＦＥＴを示す平面図、第１図（ｂ）はそ
のＸ−Ｘ−線断面を拡大しな断面図、第１図（ｃ）はＹ
−Ｙ−線断面を拡大した断面図である。
チャネルＭＯ３ＦＥＴを示す平面図、第１図（ｂ）はそ
のＸ−Ｘ−線断面を拡大しな断面図、第１図（ｃ）はＹ
−Ｙ−線断面を拡大した断面図である。
シリコン基板１１上にシリコン酸化膜１２を介して例え
ば厚さ０．１μｍのシリコン薄膜層１３か形成され、３
０１構造を構成している。なお、このＳＯＩ構造はいわ
ゆる張り合わせ技術を用いて形成しても、或いはいわゆ
るＳ Ｉ ＭＯＸ （Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉ
ｎｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）技術を用いて形成し
てもよい。
ば厚さ０．１μｍのシリコン薄膜層１３か形成され、３
０１構造を構成している。なお、このＳＯＩ構造はいわ
ゆる張り合わせ技術を用いて形成しても、或いはいわゆ
るＳ Ｉ ＭＯＸ （Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉ
ｎｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）技術を用いて形成し
てもよい。
シリコン薄ＷＡ１３には、ｎ＋＋ソース領域１４及びｎ
＋型トドレイン領域１５相対して設けられている。そし
てこれらｎ＋＋ソース、トレイン領域１４．１５に挟ま
れて、Ｐ型チャネル領域１６が形成されている。
＋型トドレイン領域１５相対して設けられている。そし
てこれらｎ＋＋ソース、トレイン領域１４．１５に挟ま
れて、Ｐ型チャネル領域１６が形成されている。
このとき、このｐ型チャネル領域１６はその断面か例え
は厚さ０．１μｍ、＠０．５μｍの矩形をなす凸形状を
なしており、またこの凸形状のｐ型チャネル領域１６が
ｒｉ 型ソース、ドレイン領域１４．１５間に複数個
、例えば５個、並列に設けられていることに、本実施例
の特徴がある。
は厚さ０．１μｍ、＠０．５μｍの矩形をなす凸形状を
なしており、またこの凸形状のｐ型チャネル領域１６が
ｒｉ 型ソース、ドレイン領域１４．１５間に複数個
、例えば５個、並列に設けられていることに、本実施例
の特徴がある。
これら複数列の凸形状のＰ型チャネル領域１６上には、
それぞれその表面を覆うゲート酸化膜１７を介してＰ型
ポリシリコン層からなるｐ型ポリシリコン・ゲート電極
１８が形成されている。
それぞれその表面を覆うゲート酸化膜１７を介してＰ型
ポリシリコン層からなるｐ型ポリシリコン・ゲート電極
１８が形成されている。
このように本実施例によれば、複数列のｐ型チャネル領
域１６がシリコン酸化膜１２上にそれぞれ凸型形状に突
出して設けられ、その周囲を覆うゲート酸化ＷＡ１７を
介してＰ型ポリシリコン・ゲートを極１８が形成されて
いることにより、凸型形状のｐ型チャネル領域１６の角
部において電気力線の密度が高くなる。従ってチャネル
を形成するキャリア密度が高くなり、いわゆる逆ナロー
チャネル効果を生じさせ、閾値電圧ｖｔｈを低下させる
ことができる。
域１６がシリコン酸化膜１２上にそれぞれ凸型形状に突
出して設けられ、その周囲を覆うゲート酸化ＷＡ１７を
介してＰ型ポリシリコン・ゲートを極１８が形成されて
いることにより、凸型形状のｐ型チャネル領域１６の角
部において電気力線の密度が高くなる。従ってチャネル
を形成するキャリア密度が高くなり、いわゆる逆ナロー
チャネル効果を生じさせ、閾値電圧ｖｔｈを低下させる
ことができる。
そして本実施例においては、Ｐ型ポリシリコン・ゲート
を極１８のゲート長りを０．１μｍ乃至０．２μｍとし
、また電源電圧ＶＤＤヲ１ 、５ Ｖ乃至２．０■とし
たときの閾値電圧ｖｔｈを０．３Ｖ乃至０．４Ｖに制御
することができた。
を極１８のゲート長りを０．１μｍ乃至０．２μｍとし
、また電源電圧ＶＤＤヲ１ 、５ Ｖ乃至２．０■とし
たときの閾値電圧ｖｔｈを０．３Ｖ乃至０．４Ｖに制御
することができた。
なお、上記実施例においては、Ｐ型チャネル領域１６の
断面を厚さ０．１μｍ、幅０５μｍの矩形としなが、本
発明者の実験によれは、ρ型チャネル領域１６断面の矩
形の幅と高さとの比が５以下の場合に、特に顕著な逆ナ
ローチャネル効果を観測した。
断面を厚さ０．１μｍ、幅０５μｍの矩形としなが、本
発明者の実験によれは、ρ型チャネル領域１６断面の矩
形の幅と高さとの比が５以下の場合に、特に顕著な逆ナ
ローチャネル効果を観測した。
また、厚さ０．１μｍ、幅０．５μｍの矩形断面をなす
Ｐ型チャネル領域１６か５個、並列に設けられているこ
とにより、素子全体としてのゲート幅Ｗは、 Ｗ＝ １ （０，１μｍｘ２） ＋０．５μｍ）ｘ５＝
３，５μｍ となっているが、個々のｐ型チャネル領域１６の実効的
なゲート幅を変えても、またＰ型チャネル領域１６の並
列に設ける個数を変えても、素子全体としてのゲート幅
Ｗを制御することができる。
Ｐ型チャネル領域１６か５個、並列に設けられているこ
とにより、素子全体としてのゲート幅Ｗは、 Ｗ＝ １ （０，１μｍｘ２） ＋０．５μｍ）ｘ５＝
３，５μｍ となっているが、個々のｐ型チャネル領域１６の実効的
なゲート幅を変えても、またＰ型チャネル領域１６の並
列に設ける個数を変えても、素子全体としてのゲート幅
Ｗを制御することができる。
こうしてゲート幅Ｗの制御により、所望のドレイン電流
を得ることかできる。
を得ることかできる。
また、上記実施例においては、Ｐ型チャネル領域１６の
断面の凸型形状か矩形の場合について述べたが、この矩
形断面に限らす、例えば半円形の断面を有する蒲鉾形状
の場合においても、同様の効果を相することかできる。
断面の凸型形状か矩形の場合について述べたが、この矩
形断面に限らす、例えば半円形の断面を有する蒲鉾形状
の場合においても、同様の効果を相することかできる。
また上記実施例においては、ｎ型チャネルＭＯ３ＦＥＴ
の場合を説明したが、Ｐ型チャネルＭＯ３ＦＥＴの場合
についても同様に適用することができる。但し、この場
合には、ｎ型チャネル領域上方に形成するゲート電極は
ｎ型ポリシリコン層から形成されるようにする。
の場合を説明したが、Ｐ型チャネルＭＯ３ＦＥＴの場合
についても同様に適用することができる。但し、この場
合には、ｎ型チャネル領域上方に形成するゲート電極は
ｎ型ポリシリコン層から形成されるようにする。
［発明の効果］
以上のように本発明によれは、ＳＯＩ構造のＭＯＳＦＥ
Ｔにおいて、半導体薄膜に形成された第１導電型のソー
ス、ドレイン領域に挟まれた第２導電型のチャネル領域
の断面か凸形状をなし、この凸形状の周囲にゲート絶縁
膜を介して第２導電型のポリシリコン層からなるゲート
電極が形成されていることにより、凸形状のチャネル領
域に逆ナローチャネル効果を生じさせ、閾値電圧を制御
することができる。
Ｔにおいて、半導体薄膜に形成された第１導電型のソー
ス、ドレイン領域に挟まれた第２導電型のチャネル領域
の断面か凸形状をなし、この凸形状の周囲にゲート絶縁
膜を介して第２導電型のポリシリコン層からなるゲート
電極が形成されていることにより、凸形状のチャネル領
域に逆ナローチャネル効果を生じさせ、閾値電圧を制御
することができる。
これにより、素子の微細化に件ってＳＯＩ基板の半導体
薄膜の厚さが薄くなっても、閾値電圧■ｔｈを所望の値
に制御することができる。
薄膜の厚さが薄くなっても、閾値電圧■ｔｈを所望の値
に制御することができる。
第１図は本発明の一実施例によるＳＯＩ梢造のｎチャネ
ルＭＯ３ＦＥＴを示す図、 第２図及び第３図はそれぞれ従来のＳＯＩｍ造のｎチャ
ネルＭＯ３ＦＥＴを示す断面図である。 図において、 １１．２１・・・・・・シリコン基板、１２．２２・・
・・・・シリコン酸化膜、１３．２３・・・・・・シリ
コン薄膜層、１４．２４・・・・・・ｎ 型ソース領域
、１５．２５・・・・・・ｎ 型ドレイン領域、１６．
２６・・・・・・Ｐ型ソース領域、１７．２７・・・・
・・ゲート酸化膜、１８．２９・・・・・・Ｐ型ポリシ
リコン・ゲート電極、２８・・・・・・ｎ型ポリシリコ
ン・ゲート電極。
ルＭＯ３ＦＥＴを示す図、 第２図及び第３図はそれぞれ従来のＳＯＩｍ造のｎチャ
ネルＭＯ３ＦＥＴを示す断面図である。 図において、 １１．２１・・・・・・シリコン基板、１２．２２・・
・・・・シリコン酸化膜、１３．２３・・・・・・シリ
コン薄膜層、１４．２４・・・・・・ｎ 型ソース領域
、１５．２５・・・・・・ｎ 型ドレイン領域、１６．
２６・・・・・・Ｐ型ソース領域、１７．２７・・・・
・・ゲート酸化膜、１８．２９・・・・・・Ｐ型ポリシ
リコン・ゲート電極、２８・・・・・・ｎ型ポリシリコ
ン・ゲート電極。
Claims (1)
- 【特許請求の範囲】 １、絶縁性基板と、 前記絶縁性基板上に形成された半導体薄膜と、前記半導
体薄膜に形成された第１導電型のソース領域と、 前記半導体薄膜に形成された第１導電型のドレイン領域
と、 前記ソース領域及び前記ドレイン領域に挟まれ、断面が
凸形状をなす第２導電型のチャネル領域と、前記チャネ
ル領域の凸形状表面を覆うように形成されたゲート絶縁
膜と、 前記ゲート絶縁膜上に形成された第２導電型のポリシリ
コン層からなるゲート電極と を有することを特徴とする半導体装置。 ２、請求項１記載の半導体装置において、 前記断面が凸形状をなすチャネル領域が、前記ソース領
域と前記ドレイン領域との間に複数個、並列に設けられ
ている ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32014690A JPH04192365A (ja) | 1990-11-22 | 1990-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32014690A JPH04192365A (ja) | 1990-11-22 | 1990-11-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192365A true JPH04192365A (ja) | 1992-07-10 |
Family
ID=18118223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32014690A Pending JPH04192365A (ja) | 1990-11-22 | 1990-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192365A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100792377B1 (ko) * | 2005-12-23 | 2008-01-09 | 주식회사 하이닉스반도체 | 핀 트랜지스터 제조 방법 |
-
1990
- 1990-11-22 JP JP32014690A patent/JPH04192365A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100792377B1 (ko) * | 2005-12-23 | 2008-01-09 | 주식회사 하이닉스반도체 | 핀 트랜지스터 제조 방법 |
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