JPS63240073A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS63240073A JPS63240073A JP62075317A JP7531787A JPS63240073A JP S63240073 A JPS63240073 A JP S63240073A JP 62075317 A JP62075317 A JP 62075317A JP 7531787 A JP7531787 A JP 7531787A JP S63240073 A JPS63240073 A JP S63240073A
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- JP
- Japan
- Prior art keywords
- photoresist film
- insulating film
- active layer
- gate electrode
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
シ冒ツ）−？−障壁ゲート型の電界効果トランジスタの
製造方法に関する。
シ冒ツ）−？−障壁ゲート型の電界効果トランジスタの
製造方法に関する。
ＧａＡｓを用いたシ冒ットキー障壁ゲート型の電界効果
トランジスタは、マイクロ波などの超高周波用デバイス
として優ｎた性能を発揮する。
トランジスタは、マイクロ波などの超高周波用デバイス
として優ｎた性能を発揮する。
ＧａＡｓのシ冒ット牛−障壁ゲート型の電界効果トラン
ジスタは、ソース抵抗を低減させるため、および場合に
よシトレイン耐圧を向上させるため、リセス構造が採用
される。また、ゲート電極の抵抗を低減させるため断面
形状がアルファベットのＴ字型又はＴ字型を有するゲー
ト電極が一般的に用いられる。
ジスタは、ソース抵抗を低減させるため、および場合に
よシトレイン耐圧を向上させるため、リセス構造が採用
される。また、ゲート電極の抵抗を低減させるため断面
形状がアルファベットのＴ字型又はＴ字型を有するゲー
ト電極が一般的に用いられる。
第２図（ａｌ〜（ｇ）は従来の電界効果トランジスタの
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
第２図（ａｌに示すように、半絶縁性ＧａＡｓ基板ｌの
上にエビタ中シャル成長法でＧａＡｓ活性層２″ｔ”形
成し、ＧａＡｓ活性層２の上にホトレジスト膜１２を選
択的に設はホトレジスト膜１２をマスクトシてＧａＡｓ
活性層２の表面に逆會形状のりセス１１を形成する。
上にエビタ中シャル成長法でＧａＡｓ活性層２″ｔ”形
成し、ＧａＡｓ活性層２の上にホトレジスト膜１２を選
択的に設はホトレジスト膜１２をマスクトシてＧａＡｓ
活性層２の表面に逆會形状のりセス１１を形成する。
次に、第２図（ｂ）に示すように、ホトレジスト膜１２
ｆｅ除去し、リセス１１″ｆｔ：含む全面に絶縁膜３を
堆積し、絶縁膜３上に、ｆｆ５）レジスト膜６を形成す
る。次に１透明ガラス基板１４にゲート電極形成用パタ
ーン層１３を形成した／Ａ）マスク１５をホトレジスト
膜６に密接して光１６ｔ−照射し、ゲート電極形成領域
を露光する。
ｆｅ除去し、リセス１１″ｆｔ：含む全面に絶縁膜３を
堆積し、絶縁膜３上に、ｆｆ５）レジスト膜６を形成す
る。次に１透明ガラス基板１４にゲート電極形成用パタ
ーン層１３を形成した／Ａ）マスク１５をホトレジスト
膜６に密接して光１６ｔ−照射し、ゲート電極形成領域
を露光する。
次に、第２図（Ｃ）に示すように、ホトマスク１５を取
シ去シホトレジスト膜６を現像した後、ホトレジスト膜
６をマスクとして絶縁膜３をエツチングして除去し、開
口部１７ｔ″設ける。
シ去シホトレジスト膜６を現像した後、ホトレジスト膜
６をマスクとして絶縁膜３をエツチングして除去し、開
口部１７ｔ″設ける。
次に、第２図（ｄｌに示すように、ホトレジスト膜６ｉ
除去し、開口部１７ｔ−含む全面にＧａＡｓ活性層２と
Ｚ町ットキー接合を得るＷ／Ｔｉ等の金属層８を堆積す
る。
除去し、開口部１７ｔ−含む全面にＧａＡｓ活性層２と
Ｚ町ットキー接合を得るＷ／Ｔｉ等の金属層８を堆積す
る。
次に、第２図（ｅ）に示すように、ホトレジスト膜９ｆ
：形成して前記ゲート電極形成領域を開口し。
：形成して前記ゲート電極形成領域を開口し。
めっき法で金属層８に金／１１つを堆積する。
次に、第２図（ｆ）に示すようにホトレジスト膜９を除
去した後、金層１０ｆ：マスクとして金属層８をエツチ
ングして除去する。
去した後、金層１０ｆ：マスクとして金属層８をエツチ
ングして除去する。
次に、第２図（ｇｌに示すようにソースおよびドレイン
電極形成領域の絶縁膜３を選択的にエツチングして除去
し、露出したＧａＡｓ活性層２０表面にＧａＡｓ活性層
２とオーミックコンタクトをなすソース電極４およびド
レイン電極５を形成する。次に、ソース電極４およびド
レイン電極５と金１１０をマスクとして絶縁膜３を除去
し、電界効果トランジスタ金構成する。
電極形成領域の絶縁膜３を選択的にエツチングして除去
し、露出したＧａＡｓ活性層２０表面にＧａＡｓ活性層
２とオーミックコンタクトをなすソース電極４およびド
レイン電極５を形成する。次に、ソース電極４およびド
レイン電極５と金１１０をマスクとして絶縁膜３を除去
し、電界効果トランジスタ金構成する。
上述した従来の電界効果トランジスタの製造方法では、
リセスを先に形成し、その後にゲート電極を形成するが
、リセス底部にゲート電極形成用み、設計寸法よシも太
いパターンが露光されてしまう結果１μｍ以下の寸法の
ゲート電極を形成するのが困難となる問題点がある。
リセスを先に形成し、その後にゲート電極を形成するが
、リセス底部にゲート電極形成用み、設計寸法よシも太
いパターンが露光されてしまう結果１μｍ以下の寸法の
ゲート電極を形成するのが困難となる問題点がある。
また、断面形状がＴ字型もしくはＴ字型のゲート電極を
形成し：うとする場合、半導体活性層に接触するゲート
電極が１ｉｍ以下になると、半導体活性層とシ■ットキ
ー接合を作る金属層を形成する際に上部の金属がせル出
して連結してしまい、ゲート電極内に空洞を生じやすく
してしまうという問題点が有る。
形成し：うとする場合、半導体活性層に接触するゲート
電極が１ｉｍ以下になると、半導体活性層とシ■ットキ
ー接合を作る金属層を形成する際に上部の金属がせル出
して連結してしまい、ゲート電極内に空洞を生じやすく
してしまうという問題点が有る。
本発明の目的は、高微細化のゲート電極ラリセス内に容
易に且つ高精度に形成することが可能な電界効果トラン
ジス、りの製造方法を提供することにある。
易に且つ高精度に形成することが可能な電界効果トラン
ジス、りの製造方法を提供することにある。
本発明の電界効果トランジスタの製造方法は、（８）半
絶縁性半導体基板上に設けられ更生導体活性層の表面に
絶縁膜を設けた後、該絶縁膜を選択的にエツチングして
除去し、前記半導体活性層とオーミックコンタクトｔ−
なす導電層を全面に堆積し前記絶縁膜上の前記導電層を
選択的に除去してソース電極およびドレイン電極を形成
する工程、 （ト）全面にゲート電極形成用パターンを有する第１の
ホトレジスト膜を形成し、該第１のホトレジスト膜をマ
スクとして、前記絶縁膜をエツチングして除去し、前記
第１のホトレジスト膜および前記絶縁膜をマスクとして
前記半導体活性層をエツチングして逆台形状断面を有す
る溝部を形成する工程、 （Ｑ ｍ記第１のホトレジスト膜および前記絶縁膜を
順次除去し、前記溝部を含む全面に前記半導体活性層と
シ曹トキー接合をなす第１の金属層を形成する工程、 旧 全面に第２のホトレジスト膜を形成し、前記ソース
電極とドレイン電極および前記溝部の前記第−Ｌ）レジ
スト膜を開口し、前記第１の金属層の上にめっき法によ
シ第２の一金属層を堆積する工程、 （目 前記第２のホトレジスト膜を除去した後、前記第
２の金属層をマスクとして前記第１の金属層および前記
半導体活性層を順次エツチングして除去し前記溝部底面
とほぼ同じ深さの開口部を設ける工程、 を含んで構成される。
絶縁性半導体基板上に設けられ更生導体活性層の表面に
絶縁膜を設けた後、該絶縁膜を選択的にエツチングして
除去し、前記半導体活性層とオーミックコンタクトｔ−
なす導電層を全面に堆積し前記絶縁膜上の前記導電層を
選択的に除去してソース電極およびドレイン電極を形成
する工程、 （ト）全面にゲート電極形成用パターンを有する第１の
ホトレジスト膜を形成し、該第１のホトレジスト膜をマ
スクとして、前記絶縁膜をエツチングして除去し、前記
第１のホトレジスト膜および前記絶縁膜をマスクとして
前記半導体活性層をエツチングして逆台形状断面を有す
る溝部を形成する工程、 （Ｑ ｍ記第１のホトレジスト膜および前記絶縁膜を
順次除去し、前記溝部を含む全面に前記半導体活性層と
シ曹トキー接合をなす第１の金属層を形成する工程、 旧 全面に第２のホトレジスト膜を形成し、前記ソース
電極とドレイン電極および前記溝部の前記第−Ｌ）レジ
スト膜を開口し、前記第１の金属層の上にめっき法によ
シ第２の一金属層を堆積する工程、 （目 前記第２のホトレジスト膜を除去した後、前記第
２の金属層をマスクとして前記第１の金属層および前記
半導体活性層を順次エツチングして除去し前記溝部底面
とほぼ同じ深さの開口部を設ける工程、 を含んで構成される。
次に１本発明の実施例にりりて図面を参照して説明する
。
。
第１図（ＡＩ）〜（ｆ））は本発明の一実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａｌに示すように、牛絶縁性ＧａＡｓ基
板１の上にエビタキクヤル成長法でＧａＡｓ活性層２を
形成し、ＧａＡｓ活性層２の上に酸化シリコン又は窒化
シリコン等の絶縁膜３を形成し、絶縁膜３ｆ：選択的に
エツチングして除去しＧａＡｓ活性層２を露出させる。
板１の上にエビタキクヤル成長法でＧａＡｓ活性層２を
形成し、ＧａＡｓ活性層２の上に酸化シリコン又は窒化
シリコン等の絶縁膜３を形成し、絶縁膜３ｆ：選択的に
エツチングして除去しＧａＡｓ活性層２を露出させる。
次に、ＧａＡｓ活性層２を含む全面にＧａＡｓ活性層と
オーミックコンタクトを得るＡ ｕ −Ｇ ｅ合金膜を
堆積した後、絶縁膜３上のん−Ｇｅ合金層を選択的に除
去してソース電極４とドレイン電極５ｆ７Ｉ：形成する
。
オーミックコンタクトを得るＡ ｕ −Ｇ ｅ合金膜を
堆積した後、絶縁膜３上のん−Ｇｅ合金層を選択的に除
去してソース電極４とドレイン電極５ｆ７Ｉ：形成する
。
次に、第１図（ｂ）に示すように、絶縁膜３を含む表面
にゲート電極形成用パターンを有するホトレジスト膜６
ｔ−形成し、ホトレジスト膜６ｔ−マスクとして絶縁膜
３をエツチングして開口した後、ホトレジスト膜６およ
び絶縁膜３をマスクとして、Ｇ ａ Ａ ｓ活性層２の
表面ｔ−ＨＩＳＯ４，Ｈ２Ｏ２，Ｈ２０の混合溶液でエ
ツチングして側面の傾斜が水平面に対し約５０°となる
逆台形状の断面を有し底面が絶縁膜３の開口と同一寸法
の溝部７ｔ−形成する。
にゲート電極形成用パターンを有するホトレジスト膜６
ｔ−形成し、ホトレジスト膜６ｔ−マスクとして絶縁膜
３をエツチングして開口した後、ホトレジスト膜６およ
び絶縁膜３をマスクとして、Ｇ ａ Ａ ｓ活性層２の
表面ｔ−ＨＩＳＯ４，Ｈ２Ｏ２，Ｈ２０の混合溶液でエ
ツチングして側面の傾斜が水平面に対し約５０°となる
逆台形状の断面を有し底面が絶縁膜３の開口と同一寸法
の溝部７ｔ−形成する。
次に、第１図（ａに示すように、ホトレジスト膜６およ
び絶縁膜３を順次除去し友後、溝部７を含む全面にＧａ
Ａｓ活性層２とシｌットキー接合を得るＷ／Ｔ ｉ 、
Ｍｏ／Ｔ ｉ 、 Ｐ七／Ｔｉ等（但し、いずれもＴ
【がＧａＡｓ活性層２と接する２１１構造）の金属層８
を堆積する。
び絶縁膜３を順次除去し友後、溝部７を含む全面にＧａ
Ａｓ活性層２とシｌットキー接合を得るＷ／Ｔ ｉ 、
Ｍｏ／Ｔ ｉ 、 Ｐ七／Ｔｉ等（但し、いずれもＴ
【がＧａＡｓ活性層２と接する２１１構造）の金属層８
を堆積する。
次に、第１図（ｄ）に示すように、金属層８の上にホト
レジスト族９を形成し、ソース電極４およびドレイン電
極５と溝部７の上のホトレジスト層９をそれぞれ選択的
に除去して露出させた金属層８の上に電気めっき法で金
層１０を堆積してソース電極４およびドレイン電極５の
ポンプイングツくラドを形成するとともに、ゲート電極
の低抵抗層を形成する。
レジスト族９を形成し、ソース電極４およびドレイン電
極５と溝部７の上のホトレジスト層９をそれぞれ選択的
に除去して露出させた金属層８の上に電気めっき法で金
層１０を堆積してソース電極４およびドレイン電極５の
ポンプイングツくラドを形成するとともに、ゲート電極
の低抵抗層を形成する。
次に、第１図（ｅ）に示すように、ホトレジスト膜９ｔ
−除去し、金層１Ｏｔ−マスクとして金属層８ｔ−エツ
チングして除去する。
−除去し、金層１Ｏｔ−マスクとして金属層８ｔ−エツ
チングして除去する。
次に、第１図（ｆ）に示すように、金層１０ｔ−マスク
としてＧａＡｓ活性層２をエツチングし溝部７とほぼ同
じ深さのりセス１１を設ける。
としてＧａＡｓ活性層２をエツチングし溝部７とほぼ同
じ深さのりセス１１を設ける。
以上に説明した様に本発明は、リセスを形成する前の平
担なＧａＡｓ活性層上でゲート電極形成用の溝をパター
ンニングすることによシ、１μｍ以下の微細なゲート電
極のパターンが容易に且つ精度よく形成できるという効
果を有する。また、ＧａＡｓ活性層に形成した溝でゲー
ト電極の断面形状が決定されるため、逆台形状の断面を
有するゲート電極が容易に形成されるため、ゲート電極
中に空洞を生ずる恐れがないという効果を有する０
担なＧａＡｓ活性層上でゲート電極形成用の溝をパター
ンニングすることによシ、１μｍ以下の微細なゲート電
極のパターンが容易に且つ精度よく形成できるという効
果を有する。また、ＧａＡｓ活性層に形成した溝でゲー
ト電極の断面形状が決定されるため、逆台形状の断面を
有するゲート電極が容易に形成されるため、ゲート電極
中に空洞を生ずる恐れがないという効果を有する０
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｇ）は従来の電界効果トランジスタの製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。 ｌ・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ＧａＡｓ活性層、３・・・・・・絶縁膜、４・・・・・
・ソース電極、５・・・・・・ドレイン電極、６・・・
・・・ホトレジスト膜、７・・・・・・溝部。 ８・・・・・・金属層、９・・・・・・ホトレジストＪ
ＩＩｉ、ＩＯ・・・・・・金層、１１・・・・・・リセ
ス％１２・・・・・・ホトレジスト膜、１３・・・・・
・パターン層、１４・・・・・・透明ガラス基板、１５
・・・・・・ホトマスク％ １６・・・・・・光、１７
・・・・・・開口部。 第４図 易Ｚ図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｇ）は従来の電界効果トランジスタの製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。 ｌ・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ＧａＡｓ活性層、３・・・・・・絶縁膜、４・・・・・
・ソース電極、５・・・・・・ドレイン電極、６・・・
・・・ホトレジスト膜、７・・・・・・溝部。 ８・・・・・・金属層、９・・・・・・ホトレジストＪ
ＩＩｉ、ＩＯ・・・・・・金層、１１・・・・・・リセ
ス％１２・・・・・・ホトレジスト膜、１３・・・・・
・パターン層、１４・・・・・・透明ガラス基板、１５
・・・・・・ホトマスク％ １６・・・・・・光、１７
・・・・・・開口部。 第４図 易Ｚ図
Claims (1)
- 【特許請求の範囲】 （Ａ）半絶縁性半導体基板上に設けられた半導体活性層
の表面に絶縁膜を設けた後、該絶縁膜を選択的にエッチ
ングして除去し、前記半導体活性層とオーミックコンタ
クトをなす導電層を全面に堆積し前記絶縁膜上の前記導
電層を選択的に除去してソース電極およびドレイン電極
を形成する工程、 （Ｂ）全面にゲート電極形成用パターンを有する第１の
ホトレジスト膜を形成し、該第１のホトレジスト膜をマ
スクとして前記絶縁膜をエッチングして除去し、前記第
１のホトレジスト膜および前記絶縁膜をマスクとして前
記半導体活性層をエッチングして逆台形状断面を有する
溝部を形成する工程、 （Ｃ）前記第１のホトレジスト膜および前記絶縁膜を順
次除去し、前記溝部を含む全面に前記半導体活性層とシ
ョットキー接合をなす第１の金属層を形成する工程、 （Ｄ）全面に第２のホトレジスト膜を形成し、前記ソー
ス電極とドレイン電極および前記溝部の前記第２のホト
レジスト膜を開口し、前記第１の金属層の上にめっき法
により第２の金属層を堆積する工程、 （Ｅ）前記第２のホトレジスト膜を除去した後、前記第
２の金属層をマスクとして前記第１の金属層および前記
半導体活性層を順次エッチングして除去し、前記溝部底
面とほぼ同じ深さの開口部を設ける工程、 を含むことを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075317A JPS63240073A (ja) | 1987-03-27 | 1987-03-27 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075317A JPS63240073A (ja) | 1987-03-27 | 1987-03-27 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240073A true JPS63240073A (ja) | 1988-10-05 |
Family
ID=13572759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62075317A Pending JPS63240073A (ja) | 1987-03-27 | 1987-03-27 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63240073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04223342A (ja) * | 1990-12-26 | 1992-08-13 | Mitsubishi Electric Corp | 半導体装置のゲート電極とその製造方法 |
-
1987
- 1987-03-27 JP JP62075317A patent/JPS63240073A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04223342A (ja) * | 1990-12-26 | 1992-08-13 | Mitsubishi Electric Corp | 半導体装置のゲート電極とその製造方法 |
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