JPH0423618A - ヴィタビ・デコーダ - Google Patents
ヴィタビ・デコーダInfo
- Publication number
- JPH0423618A JPH0423618A JP2128208A JP12820890A JPH0423618A JP H0423618 A JPH0423618 A JP H0423618A JP 2128208 A JP2128208 A JP 2128208A JP 12820890 A JP12820890 A JP 12820890A JP H0423618 A JPH0423618 A JP H0423618A
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- Japan
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- path
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、小型化、高速処理化が要求されるディジタ
ル移動体通信用端末等の機器において。
ル移動体通信用端末等の機器において。
誤り制御を行うヴィタビ・デコーダに関するものである
。
。
第４図は従来のヴィタビ・デコーダのブロック図であり
、図において、１はデータ入力部、２はパスとメトリッ
クに関する演算を行う演算装置、３はパスメトリックの
更新が可能なメトリック記憶部、４は復号データ取り出
し部、５はパス選択情報を記憶するパス記憶部、６はデ
ータ入力部１゜演算装置２およびメトリック記憶部３な
どを制御する制御部である。また、７は外部からの入力
データ、８はデータ入力部１によって処理された上記演
算装Ｍ２への入力データ、９は制御信号、１０はメトリ
ック記憶部３から読み出され、演算装置２に入力される
過去のパスメトリック、１１は演算装置２から取り出さ
れ、メトリック記憶部３へ書き込まれる新しいパスメト
リック、１２は演算袋Ｗ２から出力され、パス記憶部５
に書き込まれるパス選択情報、１３は復号データ取り出
し部４により取り出され、外部へ出力される復号データ
である。
、図において、１はデータ入力部、２はパスとメトリッ
クに関する演算を行う演算装置、３はパスメトリックの
更新が可能なメトリック記憶部、４は復号データ取り出
し部、５はパス選択情報を記憶するパス記憶部、６はデ
ータ入力部１゜演算装置２およびメトリック記憶部３な
どを制御する制御部である。また、７は外部からの入力
データ、８はデータ入力部１によって処理された上記演
算装Ｍ２への入力データ、９は制御信号、１０はメトリ
ック記憶部３から読み出され、演算装置２に入力される
過去のパスメトリック、１１は演算装置２から取り出さ
れ、メトリック記憶部３へ書き込まれる新しいパスメト
リック、１２は演算袋Ｗ２から出力され、パス記憶部５
に書き込まれるパス選択情報、１３は復号データ取り出
し部４により取り出され、外部へ出力される復号データ
である。
第５図は例えば米国特許第４，５８３，０７８号明細書
に示された上記演算装置２を示すブロック図であり、第
４図と同一の符号は同一または相当部分を示す。１４ａ
、１４ｂはブランチメトリック計算回路、１５ａ、１５
ｂはパスメトリック計算回路、１６は２つのパスメトリ
ックを比較するメトリック比較回路、１７はメトリック
比較回路１６から出力されるパス選択情報１２にもとづ
いて、２つのパスメトリックのうち１つを選択するパス
選択回路である。
に示された上記演算装置２を示すブロック図であり、第
４図と同一の符号は同一または相当部分を示す。１４ａ
、１４ｂはブランチメトリック計算回路、１５ａ、１５
ｂはパスメトリック計算回路、１６は２つのパスメトリ
ックを比較するメトリック比較回路、１７はメトリック
比較回路１６から出力されるパス選択情報１２にもとづ
いて、２つのパスメトリックのうち１つを選択するパス
選択回路である。
次に動作について説明する。
第４図に示すヴィタビ・デコーダにおいて、初期状態で
はメトリック記憶部３およびパス記憶部５は初期化され
ている。データ入力部１に入力データ７が入力されると
、制御部６からの制御信号により演算装置ｉ２が動作す
る。演算装置２では、ヴイタビ・アルゴリズムにもとづ
き、入力データ８、メトリック記憶部３から読み出した
過去のパスメトリック１０および制御信号９を入力とし
てメトリックとパスに関する演算を行う。演算結果とし
て得られる新しいパスメトリック１１はメトリック記憶
部３に、パス選択情報１２はパス記憶部５にそれぞれ書
き込まれる。復号データ１３の出力は復号データ取り出
し部４により、パス記憶部５の内容にもとづき行われる
。
はメトリック記憶部３およびパス記憶部５は初期化され
ている。データ入力部１に入力データ７が入力されると
、制御部６からの制御信号により演算装置ｉ２が動作す
る。演算装置２では、ヴイタビ・アルゴリズムにもとづ
き、入力データ８、メトリック記憶部３から読み出した
過去のパスメトリック１０および制御信号９を入力とし
てメトリックとパスに関する演算を行う。演算結果とし
て得られる新しいパスメトリック１１はメトリック記憶
部３に、パス選択情報１２はパス記憶部５にそれぞれ書
き込まれる。復号データ１３の出力は復号データ取り出
し部４により、パス記憶部５の内容にもとづき行われる
。
次に第５図に示す演算装置２の動作を説明する。
ブランチメトリック計算回路１４ａ、１４ｂでは。
入力データ８に対するブランチメトリックを制御信号９
にもとづいて計算する。次いで、パスメトリック計算回
路１５ａ、１５ｂは、これらのブランチメトリックとメ
トリック記憶部３からの過去のパスメトリック１０をも
とに、新しいパスメトリックを計算する。メトリック比
較回路１６では、これら２つのメトリックを比較し、そ
の結果をパス選択情報１２として出力する。パス選択回
路１７ではこのパス選択情報１２にもとづき、上記の２
つの新しいパスメトリックのうち一方を選択する。演算
結果として、この選択された新しいパスメトリック１１
および上記のパス選択情報１２を出力する。
にもとづいて計算する。次いで、パスメトリック計算回
路１５ａ、１５ｂは、これらのブランチメトリックとメ
トリック記憶部３からの過去のパスメトリック１０をも
とに、新しいパスメトリックを計算する。メトリック比
較回路１６では、これら２つのメトリックを比較し、そ
の結果をパス選択情報１２として出力する。パス選択回
路１７ではこのパス選択情報１２にもとづき、上記の２
つの新しいパスメトリックのうち一方を選択する。演算
結果として、この選択された新しいパスメトリック１１
および上記のパス選択情報１２を出力する。
従来のヴィタビ・デコーダは以上のように構成されてい
るので、回路構成が複雑であり、小型化に適さないほか
、個々の回路での演算等の処理時間が累積されるため高
速化に適さず、演算内容によって装置化が不可能になる
などの課題があった。
るので、回路構成が複雑であり、小型化に適さないほか
、個々の回路での演算等の処理時間が累積されるため高
速化に適さず、演算内容によって装置化が不可能になる
などの課題があった。
また、演算内容が各回路に対応して定まるため、演算内
容の変更に対して容易に対応できないなどの課題があっ
た。
容の変更に対して容易に対応できないなどの課題があっ
た。
なお、このような従来のヴィタビ・デコーダに類似する
技術が上記米国特許第４，５８３，０７８号明細書に記
載されている。
技術が上記米国特許第４，５８３，０７８号明細書に記
載されている。
この発明は上記のような課題を解消するためになされた
もので、回路構成を単純化できるとともに、演算を高速
化でき、さらに任意の演算内容に対応でき、その演算内
容の変更に対しても容易に対応できるヴィタビ・デコー
ダを得ることを目的とする。
もので、回路構成を単純化できるとともに、演算を高速
化でき、さらに任意の演算内容に対応でき、その演算内
容の変更に対しても容易に対応できるヴィタビ・デコー
ダを得ることを目的とする。
この発明に係るヴィタビ・デコーダは、演算装置を従来
の個別演算回路の組合せに代えてメモリとし、このメモ
リのアドレス入力線に対し演算装置の入力線である入力
データ、過去のメトリックおよび制御部からの制御信号
を対応させ、一方、このメモリのデータ出力線に対し演
算装置の出力線である新しいパスメトリックおよびパス
選択情報を対応させ、かつ上記メモリの入力信号に対応
するアドレスにあらかしめ演算を行った結果を格納した
ものである。
の個別演算回路の組合せに代えてメモリとし、このメモ
リのアドレス入力線に対し演算装置の入力線である入力
データ、過去のメトリックおよび制御部からの制御信号
を対応させ、一方、このメモリのデータ出力線に対し演
算装置の出力線である新しいパスメトリックおよびパス
選択情報を対応させ、かつ上記メモリの入力信号に対応
するアドレスにあらかしめ演算を行った結果を格納した
ものである。
この発明における演算装置は、入力信号が決定されるこ
とによりメモリの特定のアドレスが確定するため、該当
アドレスに格納しである、あらかじめ演算を行った結果
を読み出すことにより、演算結果を即座に得られるよう
にする。
とによりメモリの特定のアドレスが確定するため、該当
アドレスに格納しである、あらかじめ演算を行った結果
を読み出すことにより、演算結果を即座に得られるよう
にする。
以下、この発明の一実施例を図について説明する。第１
図において、１８はメモリとしての読み出し専用メモリ
（ＲＯＭ） 、１９はこの読み呂し専用メモリ１８のア
ドレス入力線、２０は同じデータ出力線である。アドレ
ス入力線１９にはヴィタビ・デコーダにおける入力デー
タとしてのブランチメトリック８Ａ、制御信号９、過去
のパスメトリック１０が入力され、データ出力線２０の
信号は新しいパスメトリック１０、パス選択情報１２と
して出力される。また、読み出し専用メモリ１８には、
アドレス入力！！１９に入力されるブランチメトリック
８Ａ、制御信号９、過去のパスメトリック１０の取り得
る値の組合せ全てについて、それぞれの入力に対する演
算をあらかじめ行った結果を、その入力が示すメモリア
ドレスの内容として、新しいパスメトリック１１．パス
選択情報１２に対応するビット位置に、動作に先立ち記
憶している。
図において、１８はメモリとしての読み出し専用メモリ
（ＲＯＭ） 、１９はこの読み呂し専用メモリ１８のア
ドレス入力線、２０は同じデータ出力線である。アドレ
ス入力線１９にはヴィタビ・デコーダにおける入力デー
タとしてのブランチメトリック８Ａ、制御信号９、過去
のパスメトリック１０が入力され、データ出力線２０の
信号は新しいパスメトリック１０、パス選択情報１２と
して出力される。また、読み出し専用メモリ１８には、
アドレス入力！！１９に入力されるブランチメトリック
８Ａ、制御信号９、過去のパスメトリック１０の取り得
る値の組合せ全てについて、それぞれの入力に対する演
算をあらかじめ行った結果を、その入力が示すメモリア
ドレスの内容として、新しいパスメトリック１１．パス
選択情報１２に対応するビット位置に、動作に先立ち記
憶している。
次に動作について説明する。
ヴィタビ・デコーダの動作概要は上記の通りであり、ヴ
ィタビ・デコーダ内のブランチメトリック８Ａ、制御信
号９．過去のパスメトリック１０が決定されると、演算
装置２Ａでは読み出し専用メモリ１８のアドレス入力線
１９の状態が定まるため、あらかじめ記憶されている演
算結果を該当アドレスの内容として、そのままデータ出
力線２０に出力する。これにより演算を信号入力毎に行
うことなく、新しいパスメトリック１１およびパス選択
情報１２を得ることができる。
ィタビ・デコーダ内のブランチメトリック８Ａ、制御信
号９．過去のパスメトリック１０が決定されると、演算
装置２Ａでは読み出し専用メモリ１８のアドレス入力線
１９の状態が定まるため、あらかじめ記憶されている演
算結果を該当アドレスの内容として、そのままデータ出
力線２０に出力する。これにより演算を信号入力毎に行
うことなく、新しいパスメトリック１１およびパス選択
情報１２を得ることができる。
このようにこの実施例の演算装置２Ａでは、信号入力毎
に演算を行う必要がないため、演算を行う時間を省くこ
とができ、高速化に適するとともに、演算回路間を接続
する配線が不要となり、８Ａ〜１２の入出力線を接続す
るのみでよいので、回路の単純化に適する。また、個々
の演算回路の組合せでは実現が困難な演算内容であって
も、入力に対して演算結果が一意に定まるものであれば
、任意の演算内容に対して上記と全く同様に演算結果を
得ることができる。さらに、演算内容の変更に対しても
、読み出し専用メモリ１８の内容を変更することで容易
に対処できる。
に演算を行う必要がないため、演算を行う時間を省くこ
とができ、高速化に適するとともに、演算回路間を接続
する配線が不要となり、８Ａ〜１２の入出力線を接続す
るのみでよいので、回路の単純化に適する。また、個々
の演算回路の組合せでは実現が困難な演算内容であって
も、入力に対して演算結果が一意に定まるものであれば
、任意の演算内容に対して上記と全く同様に演算結果を
得ることができる。さらに、演算内容の変更に対しても
、読み出し専用メモリ１８の内容を変更することで容易
に対処できる。
第２図はこの発明の他の実施例を示す。これは第１図の
読み出し専用メモリ１８に対し、バンク切り換え回路２
１を付加したものである。これによれば、演算内容の変
更に対して、ヴィタビ・デコーダの動作を止めることな
しに、バンク切り換えにより瞬時に対応することができ
る。
読み出し専用メモリ１８に対し、バンク切り換え回路２
１を付加したものである。これによれば、演算内容の変
更に対して、ヴィタビ・デコーダの動作を止めることな
しに、バンク切り換えにより瞬時に対応することができ
る。
また、以上の実施例では、メモリに読み出し専用メモリ
１８を用いたものを示したが、第３図に示すように、随
時読み書き可能メモリ（ＲＡＭ）やその他の書き換え可
能メモリ２２を用い、このメモリ２２の内容を書き換え
るためのメモリ書き換え回路２３および信号線切り換え
回路２４を設け、アドレス入力線１９、データ入力線２
５および書き込み制御線２６を用いて記憶内容の書き換
えを可能としておけば、演算内容を必要に応じて随時、
自由に変更することが可能となる。そして移動体通信の
ように、時変的に誤りの発生状況が変動する場合等に、
演算内容を誤りの発生状況等に合わせて、適応的に変更
することができ、非常に有効である。
１８を用いたものを示したが、第３図に示すように、随
時読み書き可能メモリ（ＲＡＭ）やその他の書き換え可
能メモリ２２を用い、このメモリ２２の内容を書き換え
るためのメモリ書き換え回路２３および信号線切り換え
回路２４を設け、アドレス入力線１９、データ入力線２
５および書き込み制御線２６を用いて記憶内容の書き換
えを可能としておけば、演算内容を必要に応じて随時、
自由に変更することが可能となる。そして移動体通信の
ように、時変的に誤りの発生状況が変動する場合等に、
演算内容を誤りの発生状況等に合わせて、適応的に変更
することができ、非常に有効である。
さらに、第３図における書き換え可能メモリ２２をバン
ク切り換え方式としたり、デュアルポート構成とするな
ど、読み呂しと書き換えを独立して行えるようにするこ
とにより、演算内容の変更容易性を一層向上させること
もできる。
ク切り換え方式としたり、デュアルポート構成とするな
ど、読み呂しと書き換えを独立して行えるようにするこ
とにより、演算内容の変更容易性を一層向上させること
もできる。
以上のように、この発明によれば演算装置を従来の個別
演算回路の組合せに代えてメモリとし、このメモリのア
ドレス入力線に対し演算装置の入力線である入力データ
、過去のメトリックおよび制御部からの制御信号を対応
させ、一方、このメモリのデータ出力線に対し演算装置
の出力線である新しいパスメトリックおよびパス選択情
報を対応させ、かつ上記メモリの入力信号に対応するア
ドレスにあらかじめ演算を行った結果を格納するように
構成したので、入力データに対応するメトリックおよび
パスに関するデータを演算装置から。
演算回路の組合せに代えてメモリとし、このメモリのア
ドレス入力線に対し演算装置の入力線である入力データ
、過去のメトリックおよび制御部からの制御信号を対応
させ、一方、このメモリのデータ出力線に対し演算装置
の出力線である新しいパスメトリックおよびパス選択情
報を対応させ、かつ上記メモリの入力信号に対応するア
ドレスにあらかじめ演算を行った結果を格納するように
構成したので、入力データに対応するメトリックおよび
パスに関するデータを演算装置から。
即座に得ることができるほか、上記メモリの内容を変更
することによって、上記演算の内容を容易に変更できる
ものが得られる効果がある。
することによって、上記演算の内容を容易に変更できる
ものが得られる効果がある。
第１図はこの発明の一実施例によるヴィタビ・デコーダ
における演算装置を示すブロック図、第２図および第３
図はこの発明の他の実施例による演算装置を示すブロッ
ク図、第４図は従来のヴィタビ・デコーダを示すブロッ
ク図、第５図は従来の演算装置を示すブロック図である
。 １はデータ入力部、２Ａは演算装置、３はメトリック記
憶部、４は復号データ取り出し部、５はパス記憶部、６
は制御部、１８はメモリ（読み出し専用メモリ）。 なお、図中、同一符号は同一、または相当部分を示す。
における演算装置を示すブロック図、第２図および第３
図はこの発明の他の実施例による演算装置を示すブロッ
ク図、第４図は従来のヴィタビ・デコーダを示すブロッ
ク図、第５図は従来の演算装置を示すブロック図である
。 １はデータ入力部、２Ａは演算装置、３はメトリック記
憶部、４は復号データ取り出し部、５はパス記憶部、６
は制御部、１８はメモリ（読み出し専用メモリ）。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 入力データが入力されるデータ入力部と、パスメトリッ
クを更新可能に記憶するメトリック記憶部と、上記デー
タ入力部からのデータ、上記メトリック記憶部からの過
去のパスメトリックおよび制御部からの制御信号を入力
として、上記メトリック記憶部に書き込む新しいパスメ
トリックおよびパス選択情報の演算を行う演算装置と、
上記パス選択情報が書き込まれるパス記憶部と、このパ
ス記憶部からのパス選択情報にもとづき復号データを取
り出す復号データ取り出し部とを備えたヴィタビ・デコ
ーダにおいて、上記演算装置はアドレス入力線に入力さ
れる上記入力データ、パスメトリックおよび制御信号の
取り得る値の組合せ全てについて予め行った演算結果を
、データ出力線から出力可能に記憶しているメモリで構
成したことを特徴とするヴィタビ・デコーダ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128208A JP2594683B2 (ja) | 1990-05-18 | 1990-05-18 | ヴィタビ・デコーダ |
| US07/700,392 US5162797A (en) | 1990-05-18 | 1991-05-15 | Viterbi decoder |
| CA002042798A CA2042798C (en) | 1990-05-18 | 1991-05-16 | Viterbi decoder |
| EP91108105A EP0458229B1 (en) | 1990-05-18 | 1991-05-17 | Viterbi decoder |
| DE69115754T DE69115754T2 (de) | 1990-05-18 | 1991-05-17 | Viterbi-Decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128208A JP2594683B2 (ja) | 1990-05-18 | 1990-05-18 | ヴィタビ・デコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423618A true JPH0423618A (ja) | 1992-01-28 |
| JP2594683B2 JP2594683B2 (ja) | 1997-03-26 |
Family
ID=14979159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128208A Expired - Lifetime JP2594683B2 (ja) | 1990-05-18 | 1990-05-18 | ヴィタビ・デコーダ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5162797A (ja) |
| EP (1) | EP0458229B1 (ja) |
| JP (1) | JP2594683B2 (ja) |
| CA (1) | CA2042798C (ja) |
| DE (1) | DE69115754T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69328636T2 (de) * | 1993-06-21 | 2001-01-25 | Oki Electric Industry Co., Ltd. | Bitfehler zählverfahren und zähler |
| US6393598B1 (en) | 1995-04-20 | 2002-05-21 | Seagate Technology Llc | Branch metric compensation for digital sequence detection |
| US5742621A (en) * | 1995-11-02 | 1998-04-21 | Motorola Inc. | Method for implementing an add-compare-select butterfly operation in a data processing system and instruction therefor |
| US5742622A (en) * | 1996-03-12 | 1998-04-21 | Discovision Associates | Error detection and correction system for a stream of encoded data |
| GB9622540D0 (en) * | 1996-10-30 | 1997-01-08 | Discovision Ass | Trackback for viterbi decoder |
| FI102335B1 (fi) | 1997-02-28 | 1998-11-13 | Nokia Telecommunications Oy | Vastaanottomenetelmä ja vastaanotin |
| CA2306842A1 (en) * | 1997-11-03 | 1999-05-14 | Harris Corporation | Receiver for a reconfigurable radio system and method therefor |
| EP0945989A1 (en) * | 1998-03-12 | 1999-09-29 | Hitachi Micro Systems Europe Limited | Viterbi decoding |
| SG80035A1 (en) * | 1999-05-27 | 2001-04-17 | Inst Of Microelectronics | Viterbi decoding of punctured convolutional codes without real-time branch metric computation |
| DE19937506A1 (de) | 1999-08-09 | 2001-04-19 | Infineon Technologies Ag | ACS-Einheit für einen Viterbi-Decodierer |
| US6476739B1 (en) * | 2001-09-18 | 2002-11-05 | The Aerospace Corporation | Method and processing system for estimating likelihood ratios for input symbol values |
| US7564930B1 (en) * | 2002-08-05 | 2009-07-21 | Altera Corporation | Method and apparatus for implementing a traceback processor for trellis decoding in a Viterbi decoder |
| KR100630168B1 (ko) | 2004-08-09 | 2006-09-29 | 삼성전자주식회사 | 이동통신 시스템에서 비터비 디코더의 공유 방법 및 장치 |
| KR100888508B1 (ko) * | 2007-12-13 | 2009-03-12 | 한국전자통신연구원 | 비터비 복호 장치 및 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077528A (ja) * | 1983-10-05 | 1985-05-02 | Hitachi Ltd | たたみ込み符号の復号器 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4527279A (en) * | 1982-07-12 | 1985-07-02 | Kokusai Denshin Denwa Co. | Synchronization circuit for a Viterbi decoder |
| US4483012A (en) * | 1983-04-18 | 1984-11-13 | At&T Information Systems | Differentially convolutional channel coding with expanded set of signalling alphabets |
| JPS6081925A (ja) * | 1983-10-12 | 1985-05-10 | Nec Corp | 誤り訂正装置 |
| US4623999A (en) * | 1984-06-04 | 1986-11-18 | E-Systems, Inc. | Look-up table encoder for linear block codes |
| US4583078A (en) * | 1984-11-13 | 1986-04-15 | Communications Satellite Corporation | Serial Viterbi decoder |
| US4677624A (en) * | 1985-03-01 | 1987-06-30 | Paradyne Corporation | Self-synchronizing de-interleaver for viterbi decoder used in wireline modems |
| US4709377A (en) * | 1985-03-13 | 1987-11-24 | Paradyne | Viterbi decoder for wireline modems |
| JPS62101128A (ja) * | 1985-10-29 | 1987-05-11 | Fujitsu Ltd | ビタビ復号器の試験方法 |
| DE3600905A1 (de) * | 1986-01-15 | 1987-07-16 | Ant Nachrichtentech | Verfahren zum dekodieren von binaersignalen sowie viterbi-dekoder und anwendungen |
| CA1260143A (en) * | 1986-02-24 | 1989-09-26 | Atsushi Yamashita | Path trace viterbi decoder |
| JPS62233933A (ja) * | 1986-04-03 | 1987-10-14 | Toshiba Corp | ヴイタビ復号法 |
| US5043728A (en) * | 1988-11-02 | 1991-08-27 | Canon Kabushiki Kaisha | Predictive coding device and predictive decoding device |
-
1990
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-
1991
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- 1991-05-16 CA CA002042798A patent/CA2042798C/en not_active Expired - Fee Related
- 1991-05-17 DE DE69115754T patent/DE69115754T2/de not_active Expired - Fee Related
- 1991-05-17 EP EP91108105A patent/EP0458229B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077528A (ja) * | 1983-10-05 | 1985-05-02 | Hitachi Ltd | たたみ込み符号の復号器 |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE69115754T2 (de) | 1996-08-22 |
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| EP0458229B1 (en) | 1995-12-27 |
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