JPH04246727A - 命令実行方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプログラム制
御の情報処理装置における命令実行方式に係り、特に、
ＬＳＩにより構成されるマイクロプログラム制御の情報
処理装置に用いて好適な命令実行方式に関する。

【０００２】

【従来の技術】近年のマイクロプログラム制御の情報処
理装置は、ＬＳＩの高集積化、高速化に伴い、マイクロ
コードを格納する制御記憶用メモリ素子のアクセス速度
がＬＳＩの動作速度に比べて遅くなってきている。この
ため、この種情報処理装置は、１つのマイクロコードの
実行終了までに次のマイクロコードの読出しを終了させ
ることができず、マイクロプログラム実行の中に無駄時
間が発生していた。

【０００３】前述のような問題点を解決するための従来
技術として、例えば、特開昭６１−２２３９４８号公報
等に記載された技術が知られている。この従来技術は、
制御記憶からの読出し単位を、連続した２つのマイクロ
オーダとするもので、これにより、マイクロプログラム
実行中の無駄時間をなくすようにしたものである。

【０００４】

【発明が解決しようとする課題】前記従来技術は、処理
時間の最も短い命令を実行する場合にも、その命令が２
つのマイクロオーダで構成されるので、命令の最小実行
時間がＬＳＩ動作サイクルの２倍必要になるという問題
点を有している。

【０００５】本発明の目的は、前記従来技術の問題点を
解決し、マイクロプログラム制御の情報処理装置におい
て、命令の最小実行時間をＬＳＩの１動作サイクルとす
ることができるようにし、情報処理装置全体の処理能力
の向上を図ることのできる命令実行方式を提供すること
にある。

【０００６】

【課題を解決するための手段】本発明によれば前記目的
は、命令実行制御部とマイクロプログラム制御部とを持
つＬＳＩによるプロセッサにおいて、外部制御記憶とは
別に、命令実行開始時のみに読出される内部制御記憶を
前記ＬＳＩ内部に備え、該内部制御記憶を前記ＬＳＩの
動作サイクルで読出し可能とし、該内部制御記憶の読出
しデータを、前記ＬＳＩの１動作サイクルで完了する命
令の実行開始時にのみマイクロコードとして使用するよ
うにすることにより達成される。

【０００７】

【作用】内部制御記憶をＬＳＩの動作サイクルで読出し
可能とし、該内部制御記憶の読出しデータを、ＬＳＩの
１動作サイクルで完了する命令の実行開始時にのみマイ
クロコードとして使用するようにすることにより、処理
時間の短い命令をＬＳＩの１動作サイクルで実行するこ
とが可能となり、装置全体の処理能力の向上を図ること
ができる。

【０００８】

【実施例】以下、本発明による命令実行方式の一実施例
を図面により詳細に説明する。

【０００９】図１は本発明の動作原理を説明するために
本発明の一実施例による情報処理装置の構成を簡略化し
て示すブロック図であり、まず、図１により本発明の動
作原理を説明する。図１において、１０はＬＳＩ、１１
は命令レジスタ、１２アドレス生成部、１３は外部制御
記憶、１４は外部マイクロコードレジスタ、１５はＬＳ
Ｉの内部ＲＡＭで構成される内部制御記憶、１６は内部
マイクロコードレジスタ、１８はセレクタ、１９はデコ
ーダ、２０は演算制御回路である。

【００１０】図１に示すマイクロプログラム制御の情報
処理装置は、マイクロプログラム制御の情報処理部を構
成するＬＳＩ１０と、該ＬＳＩ１０の外部に設けられる
制御記憶１３とを備えて構成されている。そして、外部
制御記憶１３には、従来技術の場合と同様なマイクロコ
ードが格納されており、また、内部制御記憶１５には、
本発明により、ＬＳＩ１０の１回の動作サイクルで完了
する命令のマイクロコードが格納されている。

【００１１】また、外部制御記憶１３は、大容量である
がその読出し時間が内部制御記憶１５の２倍を必要とす
るものである。一方、内部制御記憶１５は、非常に小容
量でこれだけではマイクロプロセッサの全動作を制御す
ることができないが、その読出しが、ＬＳＩ１０の１動
作サイクルで行うことができるものである。

【００１２】このように構成される情報処理装置におい
て、命令が命令レジスタ１１にセットされると、その内
容がアドレス生成部１２に供給されて、外部制御記憶１
３のアドレスが作成され、このアドレスにより外部制御
記憶１３からマイクロコードが読出され、外部マイクロ
コードレジスタ１４に格納される。

【００１３】また、命令の実行開始時には、外部制御記
憶１３の読出しと並行して、内部制御記憶１５に対する
読出しが行われる。このときの内部制御記憶１５に対す
るアドレスは、命令レジスタ１１の内容に基づいて作成
される。そして、読出されたマイクロコードは、内部マ
イクロコードレジスタ１６に格納される。

【００１４】実行する命令が、ＬＳＩ１０の１回の動作
サイクルで完了するものである場合、セレクタ１８は、
内部マイクロコードレジスタ１６を選択するように制御
され、内部マイクロコードレジスタ１６の内容がデコー
ダ１９に送られ、このマイクロコードにより演算制御回
路２０が制御される。

【００１５】実行する命令が、ＬＳＩ１０の１回の動作
サイクルで終了しないものである場合、セレクタ１８は
、外部マイクロコードレジスタ１４を選択するように制
御され、外部マイクロコードレジスタ１４の内容がマイ
クロデコーダ１９に送られ、このマイクロコードにより
演算制御回路２０が制御される。

【００１６】本発明は、前述したように、内部制御記憶
内にＬＳＩ１０の１回の動作サイクルで終了する命令の
マイクロコードを格納しておき、命令レジスタに命令が
格納されたとき、外部制御記憶と、内部制御記憶の両方
からマイクロコードを読出し、その一方のマイクロコー
ドを使用して演算制御回路を制御するようにすることに
より、短時間で処理の可能な命令をＬＳＩ１０の１回の
動作サイクルで終了することができるようにしたもので
ある。

【００１７】次に、本発明の命令実行方式の一実施例の
詳細を説明する。

【００１８】図２は本発明の一実施例の構成を示すブロ
ック図、図３は動作を説明するタイミングチャートであ
る。図２において、３２は命令コード部、３８、４０は
ディレイレジスタ、３９は１サイクル動作ビットであり
、他の符号は図１の場合と同一である。

【００１９】本発明の一実施例は、図２に示すように、
アドレス生成回路１２、外部制御記憶１３、外部マイク
ロコードレジスタ１４とによるマイクロプログラム制御
部と、命令レジスタ１１、内部制御記憶１５、内部マイ
クロコードレジスタ１６、１サイクル動作ビット３９、
ディレイレジスタ３８、４０による命令実行制御部と、
セレクタ１８、デコーダ１９、演算セレクタ回路２０に
よる演算部２０とを備えて構成されている。

【００２０】本発明により備えられる内部制御記憶１５
は、前述したように、外部制御記憶１３と同時に読出さ
れるが、その読出し出力は、内部マイクロコードレジス
タ１６にセットされた後、ディレイレジスタ３８を介し
て外部制御記憶１３の読出し出力より１動作サイクル遅
れて、セレクタ１８に入力される。また、命令レジスタ
１１内の命令コード３２は、１サイクル動作ビット３９
により、セレクタ１８を制御する１ビット信号に変換さ
れた後、ディレイレジスタ４０を介して１動作サイクル
遅延されてセレクタ１８に与えられる。

【００２１】次に、前述のように構成される本発明の一
実施例の動作を、図３を参照し、命令の実行が、図３に
示すように、命令Ｂ１→命令Ａ→命令Ｂ２の順序で行わ
れる場合の動作を説明する。

【００２２】命令Ａに先行する命令Ｂ１の実行サイクル
が■、■であり、このサイクルで、命令Ｂ１が、演算部
により実行されている。

【００２３】サイクル■において、命令Ａが命令レジス
タ１１にセットされ、その命令コード３２がアドレス生
成回路１２に送られる。これにより、ＬＳＩ１０の外部
制御記憶１３は、サイクル■、サイクル■を費やしてマ
イクロコードの読出しを実行する。該外部制御記憶１３
の読出しデータは、サイクル■で外部マイクロコードレ
ジスタ１４にセットされる。

【００２４】この動作と並行して、命令レジスタ１１の
命令コード３２をアドレスとして、ＬＳＩ１０の内部制
御記憶１５の読出しが行われる。該内部制御記憶１５の
読出しは、前記外部制御記憶１３に比較して高速なため
、サイクル■で完了し、その読出しデータは、サイクル
■で内部マイクロコードレジスタ１６にセットされる。 その後、内部マイクロコードレジスタ１６の内容はサイ
クル■でディレイレジスタ３８にセットされる。これに
より、内部制御記憶１５の読出しと外部の制御記憶１３
の読出しとが同期させらる。

【００２５】さらに、前述した内部制御記憶１５読出し
と並行して、１サイクル動作ビット３９は、命令コード
３２の内容を判別し、その命令がＬＳＩの１動作サイク
ルで完了する命令、この例の場合、Ａ命令であると、サ
イクル■で“１”を出力し、ディレイレジスタ４０がサ
イクル■で“１”を出力する。

【００２６】このため、セレクタ１８は、内部マイクロ
コードレジスタ３６の内容であるディレイレジスタ３８
の内容をデコーダ４２に送出し、演算制御回路２０に動
作を指示する。演算制御回路２０は、命令Ａの実行を、
内部制御記憶１５のデータのみを使用して、サイクル■
の１サイクルで終了する。

【００２７】一方、前述の動作と並行して、サイクル■
では命令Ａに引続く命令Ｂ２が命令レジスタ１１にセッ
トされる。前記命令Ａの場合と同様に、外部制御記憶１
３と内部制御記憶１５との読出し動作が平行して行われ
、サイクル■で、これらからの読出しデータが、外部マ
イクロコードレジスタ１４、ディレイレジスタ３８にセ
ットされる。一方、１サイクル動作ビット３９は、命令
コード３２が命令Ｂ２であるため、すなわち、命令Ｂ２
が１動作サイクルで処理可能な命令ではないため、サイ
クル■で“０”を出力し、１サイクル動作ビット３９の
ディレイレジスタ４０を、サイクル■で“０”とする。 このため、セレクタ１８は、外部マイクロコードレジス
タ１４にセットされている内容をデコーダ１９に送出す
る。

【００２８】ここで、外部制御記憶３４の読出しには２
サイクルを要するが、１度の読出しで２サイクル分のマ
イクロコードが読出させるため、前記外部マイクロコー
ドレジスタ１４の内容は、演算部において、サイクル■
、サイクル■を制御することになる。このように、命令
Ｂ２は、内部制御記憶１５のデータを使用することなく
、その命令の実行が終了する。

【００２９】前述したように本発明の実施例によれば、
１サイクル命令と２サイクル以上の命令との区別を行う
ことなく、各命令実行開始時に、内部制御記憶１５の読
出しを毎回行うため、内部制御記憶の読出し制御回路を
簡単化することができる。

【００３０】また、本発明の実施例によれば、内部制御
記憶１５にＲＡＭを使用しているので、本発明の実施例
による装置が稼働中に該内部制御記憶データの不良が発
見された場合にも、データ修正が容易である。

【００３１】前述した本発明の実施例は、内部制御記憶
１５の読出しを、各命令実行開始時に毎回行うとしてい
るが、本発明は、内部制御記憶１５の読出しデータを使
用する命令の実行開始時に限って内部制御記憶１５の読
出しを行うようにすることもでき、また、１サイクル動
作ビット３９に相当する機能を内部制御記憶１５内に持
たせるようにすることもできる。

【００３２】

【発明の効果】以上説明したように本発明によれば、Ｌ
ＳＩ内部に小容量の内部制御記憶を備えることにより、
外部制御記憶の読出し時間に係わりなく命令の最小実行
時間をＬＳＩの１動作サイクルとすることが可能となり
、装置全体の処理能力の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を簡略化して示すブロ
ック図である。

【図２】本発明の一実施例の構成を示すブロック図であ
る。

【図３】動作を説明するタイミングチャートである。

【符号の説明】

１０　　ＬＳＩ １１　　命令レジスタ １３　　外部制御記憶 １４　　外部マイクロコードレジスタ １５　　内部制御記憶 １６　　内部マイクロコードレジスタ １８　　セレクタ １９　　デコーダ ２０　　演算制御回路 ３２　　命令コード部 ３８、４０　　ディレイレジスタ ３９　　１サイクル動作ビット

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　命令実行制御部とマイクロプログラム
   制御部とを備え、前記命令実行制御部と前記マイクロプ
   ログラム制御部とが同一の集積回路に納められて構成さ
   れる情報処理装置において、前記集積回路の外部にマイ
   クロコード実行の度に読出される外部制御記憶を備える
   と共に、前記集積回路の内部に、前記集積回路の１動作
   サイクルで実行可能なマイクロコードを格納した内部制
   御記憶を備えることを特徴とする命令実行方式。
2. 【請求項２】　　前記内部制御記憶は、命令実行開始時
   にのみ読出され、前記集積回路の１動作サイクルでその
   実行が完了する命令が、前記内部制御記憶の読出しデー
   タのみを使用して制御され、前記集積回路の動作サイク
   ルの２倍以上を要する命令が、前記外部制御記憶の読出
   しデータのみを使用して制御されることを特徴とする命
   令実行方式。