JPH0438524A - 高速演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はマイクロコンピュータにおける高速演算装置に
関する。

（従来の技術） 従来、この種の高速演算装置において、マイクロプログ
ラム制御におけるインストラクションクロックは、種々
のインストラクションのクロ・ツクのうち最も長いもの
に合せられ、全体のクロックサイクルが決められていた
。

即ち、第３図に示すように、実行時間が異なる種々のイ
ンストラクションＰａ、Ｐ、、Ｐ２及びＰ３のインスト
ラクションクロックは、最も長いクロックを要するイン
ストラクションＰ２に合せられていた。

（発明が解決しようとする課題） 然し乍ら、上述した従来の高速演算装置のマイクロプロ
グラム制御においては、全体のインストラクションクロ
ックが、最も長いクロックのインストラクションＰ２に
合せられていたので、インストラクションＰ２より短い
実行時間を有するインストラクションＰｏ、Ｐ、、ｐ、
、では、待ち時間Ｗｏ　、ｗ、、ｗ３が生じ、この結果
、演算処理の効率が低下するという問題点があった。

本発明の目的は、上述した問題点に鑑み、インストラク
ション間の待ち時間をなくし、演算処理の効率を向上し
た高速演算装置を提供するものである。

［発明の構成コ （課題を解決するための手段） 本発明は上述した目的を達成するため、種々のインスト
ラクションが格納されたプログラムメモリと、上記プロ
グラムメモリより出力される上記インストラクションの
実行時間を記録するデコーダと、上記デコーダに入力さ
れた上記実行時間を基に、上記インストラクションのク
ロックを個別に制御するクロックコントローラと、上記
制御されたインストラクションのクロック及び上記プロ
グラムメモリ内の上記インストラクションが入力される
インストラクションレジスタと、上記インストラクショ
ンレジスタより出力される上記インストラクションによ
る演算処理を、上記インストラクション毎のクロックに
合せて行なう演算器とを具備したものである。

（作用） 本発明においては、種々のインストラクションのクロッ
クを個別に制御するクロックコントローラを設け、イン
ストラクションによる演算処理を、インストラクション
毎に制御された最適なりロックに合せて行なうので、イ
ンストラクション間の待ち時間がなくなる。

（実施例） 本発明の高速演算装置に係わる一実施例を第１図及び第
２図に基づいて説明する。尚、第１図は高速演算装置の
ブロック図、第２図は高速演算装置の動作を示すタイム
チャートである。

即ち、図面において、高速演算装置は、プログラムが格
納されたプログラムメモリ１と、このプログラムメモリ
１に対してインストラクションのアドレスを読み込むシ
ーケンサ２と、このシーケンサ２に接続されたクロック
コントローラ３と、このクロックコントローラ３と上記
プログラムメモリ１との間に接続されたデコーダ４と、
プログラムメモリ１及びクロックコントローラ３が接続
されたインストラクションレジスタ５と、このインスト
ラクションレジスタ５に接続された演算器６とから構成
されている。

従って、かかる構成を有する高速演算装置では、先ず、
シーケンサ２がアドレスを発生し、アドレスで指定され
たプログラムメモリ１内のインストラクションを出力し
、このインストラクションをインストラクションレジス
タ５にラッチする。次に、上記インストラクションに、
その実行時間の情報を持たせ、これをデコーダ４に記録
する。その後、上記インストラクションの実行時間の情
報に基づいて、種々のインストラクションに夫々最適な
長さのクロックを、クロックコントローラ３によって制
御し、この制御されたクロックをシーケンサ２及びイン
ストラクションレジスタ５に夫々供給する。しかる後、
演算器６において、インストラクションによる演算処理
が、種々のインストラクションに夫々最適なりロックに
合せて行なわれる。

斯くして、種々のインストラクションに夫々最適なりロ
ックで演算処理がなされるので、インストラクション間
の待ち時間がなくなる。

［発明の効果］ 以上説明したように本発明によれば、インストラクショ
ンによる演算処理が、種々のインストラクションに応じ
た最適なりロックで行なわれるので、インストラクショ
ン間の無駄な待ち時間がなくなる。従って、演算処理効
率が向上でき、演算処理速度が向上できる。更に、シー
ケンサやメモリとの同期が簡単にとれ、プログラマが演
算周期を意識する必要がなくなる等の効果により上述し
た課題を解決し得る。

【図面の簡単な説明】

第１図及び第２図は本発明装置に係る−実施例を示すも
ので、第１図は装置のブロック図、第２図は装置の動作
を説明するタイムチャート、第３図は従来装置の動作を
説明するタイムチャートである。 １・・・プログラムメモリ ２・・・シーケンサ ３・・・クロックコントローラ ４・・・デコーダ ５・・・インストラクションレジスタ ６・・・演算器 代理人　弁理士　　則　近　憲　佑 代理人　弁理士　　近　藤　　猛

Claims (1)

1. 【特許請求の範囲】 　種々のインストラクションが格納されたプログラムメ
   モリと、 上記プログラムメモリより出力される上記インストラク
   ションの実行時間を記録するデコーダと、上記デコーダ
   に入力された上記実行時間を基に、上記インストラクシ
   ョンのクロックを個別に制御するクロックコントローラ
   と、 上記制御されたインストラクションのクロック及び上記
   プログラムメモリ内の上記インストラクションが入力さ
   れるインストラクションレジスタと、 上記インストラクションレジスタより出力される上記イ
   ンストラクションによる演算処理を、上記インストラク
   ション毎のクロックに合せて行なう演算器とを具備した
   ことを特徴とする高速演算装置。