JPH04258018A - 振幅変換回路 - Google Patents
振幅変換回路Info
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- JPH04258018A JPH04258018A JP3019594A JP1959491A JPH04258018A JP H04258018 A JPH04258018 A JP H04258018A JP 3019594 A JP3019594 A JP 3019594A JP 1959491 A JP1959491 A JP 1959491A JP H04258018 A JPH04258018 A JP H04258018A
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- JP
- Japan
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- circuit
- conversion circuit
- channel mos
- amplitude conversion
- trs
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 18
- 230000005540 biological transmission Effects 0.000 claims abstract description 23
- 230000000295 complement effect Effects 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は振幅変換回路に関し、特
にＣＭＯＳ論理回路の論理信号の振幅をＥＣＬ論理回路
の論理信号の振幅に変換する振幅変換回路に関する。
にＣＭＯＳ論理回路の論理信号の振幅をＥＣＬ論理回路
の論理信号の振幅に変換する振幅変換回路に関する。
【０００２】
【従来の技術】従来の振幅変換回路は、図３に示すよう
に、トランジスタＱ１，Ｑ２と正補の負荷抵抗であるＲ
１，Ｒ２とからなる差動回路１と、抵抗Ｒ３〜Ｒ５から
なる減衰回路７と、抵抗Ｒ６，Ｒ７からなるバイアス回
路８と、差動回路１の動作電流を供給する定電流源Ｉ１
とから構成され、ＣＭＯＳ論理回路６の論理信号の振幅
を低減することによりＥＣＬ論理回路の論理信号の振幅
に変換していた。
に、トランジスタＱ１，Ｑ２と正補の負荷抵抗であるＲ
１，Ｒ２とからなる差動回路１と、抵抗Ｒ３〜Ｒ５から
なる減衰回路７と、抵抗Ｒ６，Ｒ７からなるバイアス回
路８と、差動回路１の動作電流を供給する定電流源Ｉ１
とから構成され、ＣＭＯＳ論理回路６の論理信号の振幅
を低減することによりＥＣＬ論理回路の論理信号の振幅
に変換していた。
【０００３】次に、従来の振幅変換回路の動作について
説明する。
説明する。
【０００４】減衰回路７は、ＣＭＯＳ論理回路６の出力
信号の振幅を低減する作用をする。差動回路１と負荷の
抵抗Ｒ１，Ｒ２と定電流源Ｉ１とにより、ＥＣＬ論理回
路に対するバッファを構成している。端子ＴＯ，ＴＯＩ
は、それぞれ正相出力端子と補相出力端子であり、ＥＣ
Ｌ論理回路に対して適当な振幅の信号に変換された信号
が出力される。バイアス回路８は、差動回路１のトラン
ジスタＱ２に直流バイアスを供給するためのものである
。
信号の振幅を低減する作用をする。差動回路１と負荷の
抵抗Ｒ１，Ｒ２と定電流源Ｉ１とにより、ＥＣＬ論理回
路に対するバッファを構成している。端子ＴＯ，ＴＯＩ
は、それぞれ正相出力端子と補相出力端子であり、ＥＣ
Ｌ論理回路に対して適当な振幅の信号に変換された信号
が出力される。バイアス回路８は、差動回路１のトラン
ジスタＱ２に直流バイアスを供給するためのものである
。
【０００５】まず、電源Ｖ１の電圧をＶ１、ＣＭＯＳ論
理回路６の出力回路の出力抵抗、すなわち、出力トラン
ジスタのオン抵抗をｒとする。抵抗Ｒ３〜Ｒ５からなる
減衰回路７に印加されるＣＭＯＳ論理回路６の出力がハ
イレベルである場合の等価回路を図３（ａ）に示す。こ
の場合の差動回路１のトランジスタＱ１のベース電位Ｖ
ＡＨは次式で示される。
理回路６の出力回路の出力抵抗、すなわち、出力トラン
ジスタのオン抵抗をｒとする。抵抗Ｒ３〜Ｒ５からなる
減衰回路７に印加されるＣＭＯＳ論理回路６の出力がハ
イレベルである場合の等価回路を図３（ａ）に示す。こ
の場合の差動回路１のトランジスタＱ１のベース電位Ｖ
ＡＨは次式で示される。
【０００６】
【０００７】次に、減衰回路７に印加されるＣＭＯＳ論
理回路６の出力がローレベルである場合の等価回路を図
３（ｂ）に示す。この場合の差動回路１のトランジスタ
Ｑ１のベース電位ＶＡＬは次式で示される。
理回路６の出力がローレベルである場合の等価回路を図
３（ｂ）に示す。この場合の差動回路１のトランジスタ
Ｑ１のベース電位ＶＡＬは次式で示される。
【０００８】
【０００９】具体的な数値例として、Ｖ１＝５Ｖ，ｒ＝
３ＫΩ，Ｒ４＝Ｒ５＝２０ＫΩ，Ｒ３＝４０ＫΩとする
と、ＶＡＨ＝２．９４Ｖ，ＶＡＬ＝２．０６Ｖとなり、
２．５Ｖを中心に約１Ｖの信号振幅が得られることにな
る。したがって、バイアス回路８の抵抗Ｒ６，Ｒ７を、
たとえば、 Ｒ４／Ｒ５＝Ｒ６／Ｒ７………………………………
………………………（３）のように選ぶことにより、差
動回路１のトランジスタＱ１，Ｑ２が交互に導通および
遮断の動作を行ない、定電流源Ｉ１の電流値と、負荷抵
抗である抵抗Ｒ１，Ｒ２で決定される信号振幅を正補の
出力端子ＴＯ，ＴＯＩから出力するというものであった
。
３ＫΩ，Ｒ４＝Ｒ５＝２０ＫΩ，Ｒ３＝４０ＫΩとする
と、ＶＡＨ＝２．９４Ｖ，ＶＡＬ＝２．０６Ｖとなり、
２．５Ｖを中心に約１Ｖの信号振幅が得られることにな
る。したがって、バイアス回路８の抵抗Ｒ６，Ｒ７を、
たとえば、 Ｒ４／Ｒ５＝Ｒ６／Ｒ７………………………………
………………………（３）のように選ぶことにより、差
動回路１のトランジスタＱ１，Ｑ２が交互に導通および
遮断の動作を行ない、定電流源Ｉ１の電流値と、負荷抵
抗である抵抗Ｒ１，Ｒ２で決定される信号振幅を正補の
出力端子ＴＯ，ＴＯＩから出力するというものであった
。
【００１０】
【発明が解決しようとする課題】上述した従来の振幅変
換回路は、抵抗回路網からなる減衰回路による差動回路
の入力端子における入力インピーダンスが高いため、僅
かの浮遊容量の存在でも著しい遅延を発生し動作速度を
低下させるという欠点があった。
換回路は、抵抗回路網からなる減衰回路による差動回路
の入力端子における入力インピーダンスが高いため、僅
かの浮遊容量の存在でも著しい遅延を発生し動作速度を
低下させるという欠点があった。
【００１１】上述の数値例では、この入力インピーダン
スは８．１ＫΩとなり、１ｐＦ程度の浮遊容量でも約８
ｎＳの遅延を発生する。この入力インピーダンスを低減
するためには、減衰回路を構成する抵抗の抵抗値を低減
すればよいが、そうすると、消費電流が増加するという
動作速度と消費電流とが二率背反の関係にあるという問
題点があった。
スは８．１ＫΩとなり、１ｐＦ程度の浮遊容量でも約８
ｎＳの遅延を発生する。この入力インピーダンスを低減
するためには、減衰回路を構成する抵抗の抵抗値を低減
すればよいが、そうすると、消費電流が増加するという
動作速度と消費電流とが二率背反の関係にあるという問
題点があった。
【００１２】
【課題を解決するための手段】第１の発明の振幅変換回
路は、差動回路を構成し正補それぞれの出力信号を出力
する第一および第二のトランジスタと、前記差動回路の
動作電流を供給する定電流源と、前記定電流源と前記第
一および第二のトランジスタのそれぞれのエミッタとの
間にそれぞれ接続され、インピーダンス素子を並列に接
続した第一および第二のアナログスイッチ回路と、前記
第一および第二のアナログスイッチ回路を相補的に導通
または遮断状態にそれぞれ制御するスイッチ制御回路と
を備えて構成されている。
路は、差動回路を構成し正補それぞれの出力信号を出力
する第一および第二のトランジスタと、前記差動回路の
動作電流を供給する定電流源と、前記定電流源と前記第
一および第二のトランジスタのそれぞれのエミッタとの
間にそれぞれ接続され、インピーダンス素子を並列に接
続した第一および第二のアナログスイッチ回路と、前記
第一および第二のアナログスイッチ回路を相補的に導通
または遮断状態にそれぞれ制御するスイッチ制御回路と
を備えて構成されている。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の振幅変換回路の一実施例を
示す回路図である。
示す回路図である。
【００１５】本実施例の振幅変換回路は、図１に示すよ
うに、トランジスタＱ１，Ｑ２と正補の負荷抵抗である
Ｒ１，Ｒ２とからなる差動回路１と、トランスミッショ
ンゲート１，２と、インバータ回路４，５と、差動回路
１の動作電流を供給する定電流源Ｉ１と、電源Ｖ１と、
トランジスタＱ１，Ｑ２のバイアス電源Ｖ２とから構成
されている。図１には、さらに、説明のため従来例と同
様入力信号源であるＣＭＯＳ論理回路６が示されている
。
うに、トランジスタＱ１，Ｑ２と正補の負荷抵抗である
Ｒ１，Ｒ２とからなる差動回路１と、トランスミッショ
ンゲート１，２と、インバータ回路４，５と、差動回路
１の動作電流を供給する定電流源Ｉ１と、電源Ｖ１と、
トランジスタＱ１，Ｑ２のバイアス電源Ｖ２とから構成
されている。図１には、さらに、説明のため従来例と同
様入力信号源であるＣＭＯＳ論理回路６が示されている
。
【００１６】トランスミッションゲートは、周知のよう
に、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタのそれぞれのドレンインとソースをそ
れぞれ共通接続し、それぞれのゲートを相補極性のパル
スにより導通または遮断状態にそれぞれ制御するアナロ
グスイッチである。
に、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭ
ＯＳトランジスタのそれぞれのドレンインとソースをそ
れぞれ共通接続し、それぞれのゲートを相補極性のパル
スにより導通または遮断状態にそれぞれ制御するアナロ
グスイッチである。
【００１７】トランスミッションゲート１は、Ｐチャン
ネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトラ
ンジスタＮ１とで構成され、差動回路１のトランジスタ
Ｑ１のエミッタと定電流源Ｉ１との間に接続され、さら
に、インピーダンス素子Ｚ１を並列接続している。
ネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトラ
ンジスタＮ１とで構成され、差動回路１のトランジスタ
Ｑ１のエミッタと定電流源Ｉ１との間に接続され、さら
に、インピーダンス素子Ｚ１を並列接続している。
【００１８】トランスミッションゲート２は、Ｐチャン
ネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトラ
ンジスタＮ２とで構成され、差動回路１のトランジスタ
Ｑ２のエミッタと定電流源Ｉ１との間に接続され、さら
に、インピーダンス素子Ｚ２を並列接続している。
ネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトラ
ンジスタＮ２とで構成され、差動回路１のトランジスタ
Ｑ２のエミッタと定電流源Ｉ１との間に接続され、さら
に、インピーダンス素子Ｚ２を並列接続している。
【００１９】インピーダンス素子Ｚ１，Ｚ２は、たとえ
ば、トランスミッションゲート１，２の導通抵抗に比し
十分大きい値の抵抗である。
ば、トランスミッションゲート１，２の導通抵抗に比し
十分大きい値の抵抗である。
【００２０】インバータ回路４は、ＰチャンネルＭＯＳ
トランジスタＰ３，ＮチャンネルＭＯＳトランジスタＮ
３からなり、ＣＭＯＳ論理回路６からの入力信号を反転
してインバータ回路５に入力するとともに、トランスミ
ッションゲート１，２の一方の極正の駆動信号としてこ
れを駆動する。
トランジスタＰ３，ＮチャンネルＭＯＳトランジスタＮ
３からなり、ＣＭＯＳ論理回路６からの入力信号を反転
してインバータ回路５に入力するとともに、トランスミ
ッションゲート１，２の一方の極正の駆動信号としてこ
れを駆動する。
【００２１】インバータ回路５は、ＰチャンネルＭＯＳ
トランジスタＰ４，ＮチャンネルＭＯＳトランジスタＮ
４からなり、インバータ回路４からの信号をさらに反転
してトランスミッションゲート１，２の他方の極正の駆
動信号としてこれを駆動する。
トランジスタＰ４，ＮチャンネルＭＯＳトランジスタＮ
４からなり、インバータ回路４からの信号をさらに反転
してトランスミッションゲート１，２の他方の極正の駆
動信号としてこれを駆動する。
【００２２】次に、本実施例の動作について説明する。
【００２３】まず、トランスミッションゲート１のＮチ
ャンネルＭＯＳトランジスタＮ１とトランスミッション
ゲート２のＰチャンネルＭＯＳトランジスタＰ２のそれ
ぞれのゲートには、インバータ回路４からの駆動信号が
印加されている。同時に、トランスミッションゲート１
のＰチャンネルＭＯＳトランジスタＰ１とトランスミッ
ションゲート２のＮチャンネルＭＯＳトランジスタＮ２
のそれぞれのゲートには、インバータ回路５からの駆動
信号が印加されている。インバータ回路４，５の出力の
極性は、前述のように、相互に反転しているので、トラ
ンスミッションゲート１，２は、一方が導通していると
きは他方が必然的に遮断状態となる。
ャンネルＭＯＳトランジスタＮ１とトランスミッション
ゲート２のＰチャンネルＭＯＳトランジスタＰ２のそれ
ぞれのゲートには、インバータ回路４からの駆動信号が
印加されている。同時に、トランスミッションゲート１
のＰチャンネルＭＯＳトランジスタＰ１とトランスミッ
ションゲート２のＮチャンネルＭＯＳトランジスタＮ２
のそれぞれのゲートには、インバータ回路５からの駆動
信号が印加されている。インバータ回路４，５の出力の
極性は、前述のように、相互に反転しているので、トラ
ンスミッションゲート１，２は、一方が導通していると
きは他方が必然的に遮断状態となる。
【００２４】従来例と同様に、数式により動作を説明す
る。
る。
【００２５】ここで、インピーダンス素子Ｚ１，Ｚ２を
同一値の抵抗であるとし、その値をＲＥとする。また、
ＰチャンネルＭＯＳトランジスタおよびＮチャンネルＭ
ＯＳトランジスタのそれぞれの導通抵抗をｒとすると、
トランスミッションゲート１，２のそれぞれの導通抵抗
は１／２ｒとなる。さらに、ＲＥはｒに比し非常に大き
い値であるとする。
同一値の抵抗であるとし、その値をＲＥとする。また、
ＰチャンネルＭＯＳトランジスタおよびＮチャンネルＭ
ＯＳトランジスタのそれぞれの導通抵抗をｒとすると、
トランスミッションゲート１，２のそれぞれの導通抵抗
は１／２ｒとなる。さらに、ＲＥはｒに比し非常に大き
い値であるとする。
【００２６】まず、インバータ回路４の出力がハイレベ
ルであり、インバータ回路５の出力がローレべルの場合
は、トランスミッションゲート１が導通状態となり、ト
ランスミッションゲート２が遮断状態となる。したがっ
て、インピーダンス素子Ｚ１は、ｒ／２で短絡された状
態となる。故に、差動回路１のトランジスタＱ１のエミ
ッタにはおよそｒ／２の抵抗が挿入されることになる。
ルであり、インバータ回路５の出力がローレべルの場合
は、トランスミッションゲート１が導通状態となり、ト
ランスミッションゲート２が遮断状態となる。したがっ
て、インピーダンス素子Ｚ１は、ｒ／２で短絡された状
態となる。故に、差動回路１のトランジスタＱ１のエミ
ッタにはおよそｒ／２の抵抗が挿入されることになる。
【００２７】このときの、トランジスタＱ１のコレクタ
電流をＩＣ１、トランジスタＱ２のコレクタ電流をＩＣ
２とし、定電流源Ｉ１の電流をＩ１とすると、これらの
電流の間には、次式に示す関係がある。
電流をＩＣ１、トランジスタＱ２のコレクタ電流をＩＣ
２とし、定電流源Ｉ１の電流をＩ１とすると、これらの
電流の間には、次式に示す関係がある。
【００２８】
ＩＣ１＋ＩＣ２＝Ｉ１…………………………………
………………………（４）
………………………（４）
【００２９】
【００３０】ここで、ＲＥ＝６０ＫΩ，ｒ＝３ＫΩ，Ｉ
１＝２００μＡとすると、（４），（５）式より、
ＩＣ１・ｒ／２−（Ｉ１−ＩＣ１）・ＲＥ＝０…………
…………………（６）となり、これより、ＩＣ１＝１９
５μＡ，ＩＣ２＝５μＡとなる。
１＝２００μＡとすると、（４），（５）式より、
ＩＣ１・ｒ／２−（Ｉ１−ＩＣ１）・ＲＥ＝０…………
…………………（６）となり、これより、ＩＣ１＝１９
５μＡ，ＩＣ２＝５μＡとなる。
【００３１】負荷抵抗の抵抗Ｒ１，Ｒ２の値を、Ｒ５＝
Ｒ６＝２ＫΩとすると、端子ＴＯの電位は電源電圧Ｖ１
の電位に対し、Ｖ１−３９０ｍＶ、また、端子ＴＯＩの
電位は、Ｖ１−１０ｍＶとなる。次に、インバータ回路
５の出力がハイレベルであり、インバータ回路４の出力
がローレべルの場合は、トランスミッションゲート２が
導通状態となり、トランスミッションゲート１が遮断状
態となる。この場合は、前述の場合とは逆に、端子ＴＯ
Ｉの電位は電源電圧Ｖ１の電位に対し、Ｖ１−３９０ｍ
Ｖ、また、端子ＴＯの電位は、Ｖ１−１０ｍＶとなる。 以上の結果として、信号振幅３８０ｍＶＰ−Ｐを平衡出
力で得られることになる。これは、ＥＣＬ論理回路の駆
動信号としては充分な値である。
Ｒ６＝２ＫΩとすると、端子ＴＯの電位は電源電圧Ｖ１
の電位に対し、Ｖ１−３９０ｍＶ、また、端子ＴＯＩの
電位は、Ｖ１−１０ｍＶとなる。次に、インバータ回路
５の出力がハイレベルであり、インバータ回路４の出力
がローレべルの場合は、トランスミッションゲート２が
導通状態となり、トランスミッションゲート１が遮断状
態となる。この場合は、前述の場合とは逆に、端子ＴＯ
Ｉの電位は電源電圧Ｖ１の電位に対し、Ｖ１−３９０ｍ
Ｖ、また、端子ＴＯの電位は、Ｖ１−１０ｍＶとなる。 以上の結果として、信号振幅３８０ｍＶＰ−Ｐを平衡出
力で得られることになる。これは、ＥＣＬ論理回路の駆
動信号としては充分な値である。
【００３２】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種種の変形が可能で
ある。
明は上記実施例に限られることなく種種の変形が可能で
ある。
【００３３】たとえば、インピーダンス素子Ｚ１，Ｚ２
を同一値の抵抗であるとしたが、これらをトランジスタ
のエミッタ電流に対し、順方向に接続されたダイオード
としてもよい。この場合は、ダイオードの順方向電圧の
ため、遮断状態のトランスミッションゲートに接続され
た方のトランジスタが、ＩＣの典型的な値としては約６
ｐＡ程度とほぼ完全に遮断状態となる。
を同一値の抵抗であるとしたが、これらをトランジスタ
のエミッタ電流に対し、順方向に接続されたダイオード
としてもよい。この場合は、ダイオードの順方向電圧の
ため、遮断状態のトランスミッションゲートに接続され
た方のトランジスタが、ＩＣの典型的な値としては約６
ｐＡ程度とほぼ完全に遮断状態となる。
【００３４】以上述べたように、本発明においては、差
動回路を構成する２個のトランジスタは、言わば、ベー
ス接地増幅器として動作する。抵抗やダイオード等のイ
ンピーダンス素子がエミッタに直列に接続されているの
でこれらの素子の有する浮遊容量もエミッタに接続され
ることになる。しかし、エミッタは、本実施例では約２
６０Ωと本質的に低インピーダンスであり、また、エミ
ッタの電位は、信号レベルによって殆ど変化しないので
、これらの影響は無視することができる。
動回路を構成する２個のトランジスタは、言わば、ベー
ス接地増幅器として動作する。抵抗やダイオード等のイ
ンピーダンス素子がエミッタに直列に接続されているの
でこれらの素子の有する浮遊容量もエミッタに接続され
ることになる。しかし、エミッタは、本実施例では約２
６０Ωと本質的に低インピーダンスであり、また、エミ
ッタの電位は、信号レベルによって殆ど変化しないので
、これらの影響は無視することができる。
【００３５】また、ＣＭＯＳ論理回路側から見ると、従
来例が高抵抗の減衰回路と浮遊容量を負荷として駆動し
ていたのに対し、本発明では、２個のＭＯＳトランジス
タのゲートを駆動するだけでよいので、減衰回路による
遅延は全く存在しないことになる。
来例が高抵抗の減衰回路と浮遊容量を負荷として駆動し
ていたのに対し、本発明では、２個のＭＯＳトランジス
タのゲートを駆動するだけでよいので、減衰回路による
遅延は全く存在しないことになる。
【００３６】たとえば、従来例と同様の１ｐＦ程度の浮
遊容量では遅延は約０．２６ｎＳとなり、非常に改善さ
れるということができる。
遊容量では遅延は約０．２６ｎＳとなり、非常に改善さ
れるということができる。
【００３７】
【発明の効果】以上説明したように、本発明の振幅変換
回路は、差動回路を構成するトランジスタの本質的に低
インピーダンスであるエミッタ端子に挿入されたイピー
ダンス素子をアナログスイッチで短絡することにより、
浮遊容量による遅延の発生を無視し得る程度に低減でき
、したがって、消費電流の増大をすることなく回路の動
作を高速化できるという効果がある。
回路は、差動回路を構成するトランジスタの本質的に低
インピーダンスであるエミッタ端子に挿入されたイピー
ダンス素子をアナログスイッチで短絡することにより、
浮遊容量による遅延の発生を無視し得る程度に低減でき
、したがって、消費電流の増大をすることなく回路の動
作を高速化できるという効果がある。
【図１】本発明の振幅変換回路の一実施例を示す回路図
である。
である。
【図２】従来の振幅変換回路の一例を示す回路図である
。
。
【図３】図２に示す減衰回路の等価回路を示す回路図で
ある。
ある。
１ 差動回路
２，３ トランスミッションゲート４，５
インバータ回路 ６ ＣＭＯＳ論理回路 ７ 減衰回路 ８ バイアス回路 Ｎ１〜Ｎ４ ＮチャンネルＭＯＳトランジスタＰ
１〜Ｐ４ ＰチャンネルＭＯＳトランジスタＱ１
，Ｑ２ トランジスタ Ｒ１〜Ｒ７ 抵抗
インバータ回路 ６ ＣＭＯＳ論理回路 ７ 減衰回路 ８ バイアス回路 Ｎ１〜Ｎ４ ＮチャンネルＭＯＳトランジスタＰ
１〜Ｐ４ ＰチャンネルＭＯＳトランジスタＱ１
，Ｑ２ トランジスタ Ｒ１〜Ｒ７ 抵抗
Claims (4)
- 【請求項１】差動回路を構成し正補それぞれの出力信号
を出力する第一および第二のトランジスタと、前記差動
回路の動作電流を供給する定電流源と、前記定電流源と
前記第一および第二のトランジスタのそれぞれのエミッ
タとの間にそれぞれ接続され、インピーダンス素子を並
列に接続した第一および第二のアナログスイッチ回路と
、前記第一および第二のアナログスイッチ回路を相補的
に導通または遮断状態にそれぞれ制御するスイッチ制御
回路とを備えることを特徴とする振幅変換回路。 - 【請求項２】前記アナログスイッチ回路はＰチャンネル
ＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタ
のそれぞれのドレンインとソースをそれぞれ共通接続し
、それぞれのゲートを相補極性のパルスにより前記導通
または前記遮断状態にそれぞれ制御するトランスミッシ
ョンゲート回路であることを特徴とする請求項１記載の
振幅変換回路。 - 【請求項３】前記インピーダンス素子は前記アナログス
イッチ回路の導通抵抗に比し十分大きい値の抵抗である
ことを特徴とする請求項１記載の振幅変換回路。 - 【請求項４】前記インピーダンス素子は前記エミッタか
ら前記定電流源に流れる電流に対し順方向に接続したダ
イオードであることを特徴とする請求項１記載の振幅変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019594A JPH04258018A (ja) | 1991-02-13 | 1991-02-13 | 振幅変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019594A JPH04258018A (ja) | 1991-02-13 | 1991-02-13 | 振幅変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258018A true JPH04258018A (ja) | 1992-09-14 |
Family
ID=12003571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019594A Pending JPH04258018A (ja) | 1991-02-13 | 1991-02-13 | 振幅変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0606061A3 (en) * | 1993-01-05 | 1995-11-02 | Nec Corp | Analog circuit for generating a non-linear luminance / control voltage characteristic for LCD. |
-
1991
- 1991-02-13 JP JP3019594A patent/JPH04258018A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0606061A3 (en) * | 1993-01-05 | 1995-11-02 | Nec Corp | Analog circuit for generating a non-linear luminance / control voltage characteristic for LCD. |
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