JPH04258042A - 同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時分割多重化して伝送
された複数チャネルのディジタル信号を各チャネルごと
の並列信号列に分離する多重分離回路において、ｍＢ１
Ｃ（ｍ　Ｂｉｎａｒｙｗｉｔｈ　１　Ｃｏｍｐｌｅｍｅ
ｎｔ　Ｉｎｓｅｒｔｉｏｎ　Ｃｏｄｅ）　符号化方式を
用いて、多重分離する各ディジタル信号のチャネル位置
を送信側の入力チャネル位置に一致させる制御（以下「
レーン同期」という。）を行う同期回路に関する。

【０００２】ここで、ｍＢ１Ｃ符号化方式によるレーン
同期とは、送信側でｍ本の信号列とそのｍ番目の信号列
の補符号で構成される信号列とをビットごとに時分割多
重化し、ｍビットの情報ビットと１ビットの補符号ビッ
ト（以下「Ｃビット」という。）の組み合わせを伝送単
位として直列伝送し、受信側でビットごとに（ｍ＋１）
本の並列信号列に多重分離するときに、隣接する信号列
の中でビットごとに補符号対になっている（以下「Ｃビ
ット則を満足する」という。）信号列対を基準として出
力チャネル位置をシフトし、送信側の入力チャネル位置
に一致させるものである。

【０００３】なお、ディジタル信号の時分割多重化伝送
方式において、ｍＢ１Ｃ符号化方式によりレーン同期を
とる同期回路は、基幹伝送システム，加入者系伝送シス
テム，ＬＡＮその他のディジタル伝送システムに用いら
れている。また、ｍＢ１Ｃ符号をレーン同期に用いる方
式は、例えば１９９０年電子情報通信学会春期全国大会
講演論文集（１９９０年３月５日発行）の「超高速多重
分離回路の検討」（Ｂ−７７４）で述べられている。

【０００４】

【従来の技術】図２は、ｍＢ１Ｃ符号化方式を用いたデ
ィジタル伝送システムの構成例を示すブロック図である
。なお、ここではｍ＝３の場合について示す。図におい
て、送信装置２０の時分割多重回路（ＭＵＸ）２１は、
３チャネルの入力信号Ａ，Ｂ，Ｃと、インバータ２２を
介して生成される第３チャネルの入力信号Ｃの補符号信
号＊Ｃを並列に入力し、クロック信号ＣＬＫに同期して
ビットごとに時分割多重化し、ｍＢ１Ｃ（ｍ＝３）符号
則を満足する直列信号列に変換して伝送路３０に送出す
る。ここで、入力信号Ａのビット列をａ１，ａ２，ａ３
，…とし、入力信号Ｂのビット列をｂ１，ｂ２，ｂ３，
…とし、入力信号Ｃのビット列をｃ１，ｃ２，ｃ３，…
とし、補符号信号＊Ｃのビット列（Ｃビット列）を＊ｃ
１，＊ｃ２，＊ｃ３，…とすると、伝送路３０上の直列
信号列はａ１，ｂ１，ｃ１，＊ｃ１，ａ２，ｂ２，ｃ２
，＊ｃ２，ａ３，ｂ３，ｃ３，＊ｃ３，…となる。

【０００５】受信装置４０では、クロック抽出回路４１
が受信信号からクロック信号ＣＬＫを抽出し、多重分離
回路（ＤＥＭＵＸ）４２は、抽出されたクロック信号を
用いて受信したｍＢ１Ｃ（ｍ＝３）符号の直列信号列を
４本の並列信号列にビットごとに分離し、順次出力ポー
トに取り出してそれぞれ元のチャネル対応の信号列を復
元する。

【０００６】しかし、受信される多重化信号の各タイム
スロットと、多重分離回路４２の出力ポートとの対応は
一般に不定であり、送信装置２０の入力チャネル位置と
受信装置４０の出力チャネル位置が異なる。たとえば、
図２（ａ）　に示すように、入力信号Ａが出力ポート■
に取り出された場合には、以下順次、入力信号Ｂが出力
ポート■、入力信号Ｃが出力ポート■、補符号信号＊Ｃ
が出力ポート■に取り出される。したがって、多重分離
回路４２の出力段にレーン同期をとる同期回路を設け、
受信したｍＢ１Ｃ符号の伝送単位の境界、すなわちＣビ
ット則を満足する信号列対を検出し、その位置を基準と
して出力チャネル位置をシフトし、送信側の入力チャネ
ル位置に一致させる処理が行われる。

【０００７】ところで、多重分離回路４２の分離タイミ
ングが図２（ａ）　に示す状態であれば、同一時刻の４
本の信号列間のいずれかに必ずＣビット則を満足させる
信号列対が存在し、同期回路で各出力ポートの信号をシ
フトさせることにより送信側の入力チャネル位置に一致
させることができる。しかし、もう一つのパターンとし
て、図２（ｂ）　に示すように、同一時刻の４本の信号
列間にＣビット則を満足させる信号列対が存在しない場
合がある。すなわち、Ｃビット則を満足しない信号列対
が連続する場合であり、Ｃビット則監視によるレーン同
期をとることができない。この場合には、多重分離回路
４２の各出力ポートの信号を各々１ビット遅延させた信
号列を生成し、遅延させた４本の信号列と遅延させない
４本の信号列とを用いれば、同一時刻の８本の信号列間
のいずれかに必ずＣビット則を満足させる信号列対が存
在するので、同期回路で同様にして各信号から連続した
４本の信号を切り替えることにより送信側の入力チャネ
ル位置に一致させることができる。

【０００８】図３は、従来の同期回路の構成例を示すブ
ロック図である。図において、遅延回路４３１　〜４３
４　は、多重分離回路４２の各出力ポートの信号にそれ
ぞれ１ビットの遅延を与える。シフトマトリックス４４
は、遅延回路４３１　〜４３４　を介した信号および多
重分離回路４２の各出力ポートの信号を取り込み、シフ
トパルスに応じて連続する４つの信号を順次切り替えて
出力信号α，β，γ，δとして出力する。シフトパルス
は、排他的論理和回路４５，前方保護回路４６，後方保
護回路４７，ＲＳ型フリップフロップ４８および論理積
回路４９により生成される。

【０００９】ここで、出力信号α，β，γ，δを送信側
の入力信号Ａ，Ｂ，Ｃおよび補符号信号＊Ｃに対応させ
る場合には、排他的論理和回路４５は出力信号γ，δの
Ｃビット則を判定し、Ｃビット則が成立している（同期
検出している）ときに正出力「１」を前方保護回路４６
のリセット端子Ｒおよび後方保護回路４７のカウントア
ップ端子Ｃの入力とする。排他的論理和回路４５の補出
力は、前方保護回路４６のカウントアップ端子Ｃ，後方
保護回路４７のリセット端子Ｒおよび論理積回路４９の
入力とする。

【００１０】前方保護回路４６は、排他的論理和回路４
５が同期検出しているときにその正出力によりリセット
され、排他的論理和回路４５が同期はずれを検出したと
きにその補出力によりカウントアップし、その計数値が
規定の前方保護段数に達したときに系の状態を同期はず
れと判定してパルスを出力する。このパルスは、ＲＳ型
フリップフロップ４８のセット入力となり、Ｑ出力「１
」を論理積回路４９の入力とする。論理積回路４９は、
系が一旦同期はずれ状態となれば、ＲＳ型フリップフロ
ップ４８のＱ出力が「１」となるので、同期はずれを示
す排他的論理和回路４５の補出力をシフトパルスとして
出力し、シフトマトリックス４４ではこのシフトパルス
に応じて出力信号α，β，γ，δとして取り出す信号の
位置をシフトする。また、排他的論理和回路４５が同期
検出したとき（出力信号α，β，γ，δと入力信号Ａ，
Ｂ，Ｃおよび補符号信号＊Ｃが対応して出力信号γ，δ
にＣビット則が成立しているとき）には、排他的論理和
回路４５の補出力が「０」となるのでシフトマトリック
ス４４におけるシフト動作は停止する。

【００１１】後方保護回路４７は、排他的論理和回路４
５が同期はずれを検出しているときにその補出力により
リセットされ、排他的論理和回路４５が同期検出したと
きにその正出力によりカウントアップし、その計数値が
規定の後方保護段数に達したときに系の状態を同期復帰
と判定してパルスを出力する。このパルスは、ＲＳ型フ
リップフロップ４８のリセット入力となり、Ｑ出力を「
０」とする。論理積回路４９は、同期状態のときにＲＳ
型フリップフロップ４８のＱ出力が「０」となり、排他
的論理和回路４５が同期はずれを検出してその補出力が
「１」となっても、前方保護回路４６が系の状態を同期
はずれと判定してＲＳ型フリップフロップ４８をセット
するまでシフトパルスの出力を禁止する。

【００１２】ここで、レーン同期状態におけるシフトマ
トリックスの選択位置を図４に示す。なお、図４（ａ）
　は多重分離回路４２の分離タイミングが図２（ａ）　
に示す状態の場合に対応し、図４（ｂ）　は図２（ｂ）
　に示す状態の場合に対応する。

【００１３】

【発明が解決しようとする課題】このように、受信装置
の多重分離回路４２では受信される多重化信号の各タイ
ムスロットとその出力ポートとの対応が一般に不定であ
るために、同期回路では、入力信号Ｃとその補符号信号
＊Ｃの入力チャネル位置に対応する出力チャネル位置の
信号γ，δについて、Ｃビット則を満足するか否かを判
定してレーン同期状態を判断していた。また、同期はず
れ状態のときにはシフトマトリックス４４にシフトパル
スを送出し、出力信号α，β，γ，δとして取り出す信
号の位置を１つずつシフトしていた。

【００１４】すなわち、従来の同期回路では、所定位置
の出力信号に対するＣビット則の判定とシフト動作とを
交互にビット単位で行っているので、シフト段数が多い
ときには同期復帰時間が長くなることが避けられなかっ
た。本発明は、レーン同期を高速に確立することができ
る同期回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明は、ｍ本の信号列
とそのｍ番目の信号列の補符号とをビットごとに時分割
多重化し、ｍビットの情報ビットと１ビットの補符号ビ
ットの組み合わせを伝送単位として直列伝送されたｍＢ
１Ｃ符号列をビットごとに（ｍ＋１）本の並列信号列に
多重分離して取り込み、隣接する信号列の中でビットご
とに該情報ビットと補符号ビットとの組み合わせである
補符号対になっている信号列対を基準として出力チャネ
ル位置をシフトし同期をとる同期回路において、前記隣
接するすべての信号列対について、それぞれ補符号対に
なっているか否かを判定する（ｍ＋１）個の補符号対検
出手段と、前記各補符号対検出手段の出力に応じて、補
符号対になっている信号列対を同期位置となる所定の出
力チャネル位置までシフトするシフト段数を決定するシ
フト段数制御手段とを備えたことを特徴とする。

【００１６】

【作用】本発明は、（ｍ＋１）個の補符号対検出手段で
隣接するすべての信号列対について補符号対になってい
るか否か（Ｃビット則を満足するか否か）を検査し、補
符号対になっている信号列対の位置を特定する。すなわ
ち、多重分離処理における分離タイミングを判別する。

【００１７】シフト段数制御手段では、補符号対検出手
段の出力により補符号対になっている信号列対の位置と
同期位置との関係を割り出し、同期位置となる出力チャ
ネル位置までのシフト段数を決定することにより、シフ
ト処理をそのシフト段数に応じて一度に行うことができ
る。

【００１８】

【実施例】図１は、本発明の一実施例構成を示すブロッ
ク図である。なお、時分割多重回路（ＭＵＸ）２１，イ
ンバータ２２，クロック再生回路４１および多重分離回
路（ＤＥＭＵＸ）４２は、図２に示す従来の送信装置お
よび受信装置の構成と同一であり、遅延回路４３１　〜
４３４　，シフトマトリックス４４，前方保護回路４６
，後方保護回路４７，ＲＳ型フリップフロップ４８およ
び論理積回路４９は、図３に示す従来の同期回路の構成
と同一である。

【００１９】本実施例の特徴とするところは、シフトマ
トリックス４４の出力信号列の内、隣接するすべての信
号列対についてＣビット則を検査する排他的論理和回路
４５１　〜４５４　を備え、さらに各排他的論理和回路
の正出力に優先順位を設定する論理積回路１１１　〜１
１３　と、各論理積回路の出力に応じてそれぞれ１クロ
ック周期分，２クロック周期分，３クロック周期分のパ
ルス幅を有するパルス信号を出力するパルス幅生成回路
（モノマルチバイブレータ）１２１　〜１２３　と、各
パルス幅生成回路の出力の論理和をとって論理積回路４
９の第一の入力とする論理和回路１３とを備える構成に
ある。また、論理積回路４９の第二の入力はＲＳ型フリ
ップフロップ４８のＱ出力とし、第三の入力はクロック
再生回路４１で抽出されたクロック信号ＣＬＫとする。

【００２０】なお、排他的論理和回路４５１　は、出力
信号γ，δのＣビット則を検査するものであって従来の
排他的論理和回路４５に相当し、その正出力は前方保護
回路４６のリセット端子Ｒおよび後方保護回路４７のカ
ウントアップ端子Ｃの入力となり、その補出力は前方保
護回路４６のカウントアップ端子Ｃおよび後方保護回路
４７のリセット端子Ｒの入力となるとともに、論理積回
路１１１　〜１１３　に入力される。排他的論理和回路
４５２　は出力信号δ，αのＣビット則を検査するもの
であり、その正出力は論理積回路１１１　の入力となり
、その補出力は論理積回路１１２　，１１３　の入力と
なる。排他的論理和回路４５３　は出力信号α，βのＣ
ビット則を検査するものであり、その正出力は論理積回
路１１２　の入力となり、その補出力は論理積回路１１
３　の入力となる。排他的論理和回路４５４　は出力信
号β，γのＣビット則を検査するものであり、その正出
力は論理積回路１１３　の入力となる。

【００２１】したがって、同期回路が同期検出している
（本実施例では出力信号γ，δがＣビット則を満足して
排他的論理和回路４５１　の正出力が「１」となる）場
合には、論理積回路１１１　〜１１３　は排他的論理和
回路４５１　の補出力「０」により下位の排他的論理和
回路４５２　〜４５４　の出力をマスクし、論理積回路
４９からシフトパルスは送出されない。

【００２２】また、同期回路が同期はずれを検出してい
る（排他的論理和回路４５２　〜４５４　のいずれかの
正出力が「１」となる）場合には、それぞれ論理積回路
１１１　〜１１３　を介して対応するパルス幅生成回路
１２１　〜１２３　にパルスを出力し、所定のパルス幅
のパルス信号を論理積回路４９に送出するとともに、下
位の排他的論理和回路の出力をマスクする。一方、その
場合には、最上位の排他的論理和回路４５１　の補出力
が「１」となり、前方保護回路４６を介してＲＳ型フリ
ップフロップ４８をセットして論理積回路４９の第二の
入力が「１」となり、また第三の入力にはクロック信号
ＣＬＫが入力されているので、論理和回路１３から出力
されるパルス信号のパルス幅に応じた数のクロック信号
がシフトパルスとしてシフトマトリックス４４に出力さ
れる。

【００２３】以下、このような構成に基づいて、本実施
例同期回路の動作例について説明する。多重分離回路４
２は、受信した多重化信号をクロック抽出回路４１で抽
出されたクロック信号ＣＬＫを用いて４本のチャネル信
号に分離する。シフトマトリックス４４は、１ビット遅
延させた４本のチャネル信号と１ビット遅延させない４
本のチャネル信号を取り込み、シフトパルスに応じて８
本のチャネル信号から隣接する４本のチャネル信号を上
から順に切り替え、出力信号α，β，γ，δとして出力
する。排他的論理和回路４５１　〜４５４　は、それぞ
れ出力信号γ−δ，δ−α，α−β，β−γ間のＣビッ
ト則を判定する。なお、これらの信号列対がＣビット則
を満足していれば排他的論理和回路の正出力は「１」と
なる。本実施例では、出力信号γ−δがＣビット則を満
足しているときにレーン同期状態にあるものとする。

【００２４】ここで、多重分離回路４２で初めに分離さ
れた出力信号が同期はずれの状態にあり、シフトマトリ
ックス４４による切り替えによって出力信号γ−δ間で
Ｃビット則が成立したとする。このとき、排他的論理和
回路４５１　の正出力は「１」となり、前方保護回路４
６をリセットし、後方保護回路４７をカウントアップす
る。また、排他的論理和回路４５１　の補出力は「０」
となるので、他の排他的論理和回路４５２　〜４５４　
の正出力はマスクされ、パルス幅生成回路１２１　〜１
２３　は起動しない。

【００２５】後方保護回路４７では、１度だけのＣビッ
ト則成立だけでは同期状態とせず、規定の後方保護段数
分連続してＣビット則が成立したときに初めて同期状態
を確定させる。同期状態が確定すると、ＲＳ型フリップ
フロップ４８はリセットされ、論理積回路４９はシフト
マトリックス４４へのシフトパルス（クロック信号ＣＬ
Ｋ）の送出を禁止する。一方、前方保護回路４８でも、
１度だけのＣビット則不成立だけでは同期はずれ状態と
せず、規定の前方保護段数分連続してＣビット則が不成
立になったときに初めて同期はずれ状態を確定させる。 同期はずれ状態が確定すると、ＲＳ型フリップフロップ
４８はセットされ、論理積回路４９は対応するパルス幅
生成回路から出力されるパルス信号のパルス幅に応じた
シフトパルス（クロック信号ＣＬＫ）をシフトマトリッ
クス４４へ送出する。

【００２６】ここで、排他的論理和回路４５１　〜４５
４　の正出力の値ＥＸ１　〜ＥＸ４　の組み合わせによ
って、レーン同期状態になる（出力信号γ−δがＣビッ
ト則を満足する）までに必要なシフトマトリックス４４
のシフト段数Ｎを表１に示す。

【００２７】

【表１】

【００２８】たとえば、ＥＸ１　が「１」のときにはす
でに同期状態にあるので、ＥＸ２　〜ＥＸ４　の値にか
かわらずシフトは不要であり、シフト段数Ｎは「０」で
ある。 また、ＥＸ１　が「０」で、かつＥＸ２　が「１」のと
きには、出力信号δ−α間でＣビット則が成立している
ので、同期状態にするには隣接チャネルをサイクリック
にδ−αからγ−δへ１段シフトする。同様に、ＥＸ３
　が「１」のときにはα−βからδ−αへ、さらにγ−
δへ２段シフトし、ＥＸ４　が「１」のときにはβ−γ
からα−βへ、さらにδ−α，γ−δへ３段シフトする
。

【００２９】ところで、各排他的論理和回路４５２　〜
４５４　の正出力は、上述したように論理積回路１１１
　〜１１３　によって優先順位が設定され、いずれか１
つの出力パルスが対応するパルス幅生成回路に入力され
る。たとえば、出力信号δ−α間でＣビット則が成立し
て排他的論理和回路４５２　の正出力ＥＸ２　が「１」
となると、表１からシフト段数Ｎが「１」であるので、
パルス幅生成回路１２１　が起動されて１クロック周期
分のパルス信号が出力され、論理和回路１３を介して論
理積回路４９に供給される。ここで、同期はずれ状態を
示すＲＳ型フリップフロップのＱ出力「１」と、クロッ
ク信号ＣＬＫとの論理積がとられるので、シフトマトリ
ックス４４には１クロック分のシフトパルスが与えられ
、１段のシフト動作を行って同期状態に移行させる。ま
た、出力信号α−β間でＣビット則が成立するとシフト
段数Ｎが「２」となり、パルス幅生成回路１２２　から
２クロック周期分のパルス信号が出力されるので、同様
にシフトマトリックス４４には２クロック分のシフトパ
ルスが与えられ、一気に２段のシフト動作を行って同期
状態（出力信号γ−δがＣビット則を満足する）に移行
させる。また、出力信号β−γ間でＣビット則が成立す
るとシフト段数Ｎが「３」となり、パルス幅生成回路１
２３　から３クロック周期分のパルス信号が出力される
ので、同様にシフトマトリックス４４には３クロック分
のシフトパルスが与えられ、一気に３段のシフト動作を
行って同期状態に移行させる。

【００３０】一般に、多重分離回路４２からの出力チャ
ネル数が（ｍ＋１）本の場合には、Ｃビット則を判定す
る隣接する信号列対の数は（ｍ＋１）通りとなり、排他
的論理和回路４５は（ｍ＋１）個必要となる。また、（
ｍ＋１）個の排他的論理和回路４５１　〜４５ｍ＋１　
の出力の組み合わせは２（ｍ＋１）　通りであり、この
うち２ｍ　通りのシフト段数は「０」、２（ｍ−１）　
通りのシフト段数は「１」、以下順次シフト段数は増え
て最も多いシフト段数は「ｍ」となる。したがって、パ
ルス幅生成回路１２１　〜１２ｍ　では、１クロック周
期分からｍクロック周期分までのパルス幅のパルス信号
を生成する構成となる。

【００３１】

【発明の効果】以上説明したように本発明は、隣接する
信号列対のＣビット則を成立の有無をすべての組み合わ
せで検査することにより、Ｃビット則が成立している信
号列対の位置から同期位置までのシフト段数を検出する
ことができる。さらに、そのシフト段数で出力チャネル
位置を一気にシフトさせることにより、レーン同期を確
立するまでの時間を大幅に短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施例構成を示すブロック図である
。

【図２】ｍＢ１Ｃ符号化方式を用いたディジタル伝送シ
ステムの構成例を示すブロック図である。

【図３】従来の同期回路の構成例を示すブロック図であ
る。

【図４】レーン同期状態におけるシフトマトリックスの
選択位置を示す図である。

【符号の説明】

１１　　論理積回路 １２　　パルス幅生成回路 １３　　論理和回路 ２０　　送信装置 ２１　　時分割多重回路（ＭＵＸ） ２２　　インバータ ３０　　伝送路 ４０　　受信装置 ４１　　クロック再生回路 ４２　　多重分離回路（ＤＥＭＵＸ） ４３　　遅延回路 ４４　　シフトマトリックス ４５　　排他的論理和回路 ４６　　前方保護回路 ４７　　後方保護回路 ４８　　ＲＳ型フリップフロップ ４９　　論理積回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ｍ本の信号列とそのｍ番目の信号列の
   補符号とをビットごとに時分割多重化し、ｍビットの情
   報ビットと１ビットの補符号ビットの組み合わせを伝送
   単位として直列伝送されたｍＢ１Ｃ符号列をビットごと
   に（ｍ＋１）本の並列信号列に多重分離して取り込み、
   隣接する信号列の中でビットごとに該情報ビットと補符
   号ビットとの組み合わせである補符号対になっている信
   号列対を基準として出力チャネル位置をシフトし同期を
   とる同期回路において、前記隣接するすべての信号列対
   について、それぞれ補符号対になっているか否かを判定
   する（ｍ＋１）個の補符号対検出手段と、前記各補符号
   対検出手段の出力に応じて、補符号対になっている信号
   列対を同期位置となる所定の出力チャネル位置までシフ
   トするシフト段数を決定するシフト段数制御手段とを備
   えたことを特徴とする同期回路。