JPH0425954A - メモリ装置のエラー処理方式 - Google Patents
メモリ装置のエラー処理方式Info
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- JPH0425954A JPH0425954A JP2132182A JP13218290A JPH0425954A JP H0425954 A JPH0425954 A JP H0425954A JP 2132182 A JP2132182 A JP 2132182A JP 13218290 A JP13218290 A JP 13218290A JP H0425954 A JPH0425954 A JP H0425954A
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- 238000001514 detection method Methods 0.000 claims abstract description 69
- 230000015654 memory Effects 0.000 claims abstract description 41
- 238000003672 processing method Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ装置のエラー処理方式に関するもので
ある。
ある。
従来のメモリ装置のエラー処理方式では、次のようにし
てメモリから読み出されたデータのエラーを訂正してい
た。すなわち、メモリに記憶される各ワードをデータと
エラーを検出・訂正するための訂正コードとにより構成
し、この訂正コードにもとづいてデータのエラーを検出
し、訂正するエラー検出訂正検出回路を設ける。そして
このエラー検出訂正回路はメモリがらデータが読み出さ
れるごとにデータを受は取ってエラーの有無を調べ、エ
ラーがある場合には、訂正コードにもとづいてデータを
訂正して出力し、エラーが無い場合にはそのまま読み出
しデータとして要求元に出力する。
てメモリから読み出されたデータのエラーを訂正してい
た。すなわち、メモリに記憶される各ワードをデータと
エラーを検出・訂正するための訂正コードとにより構成
し、この訂正コードにもとづいてデータのエラーを検出
し、訂正するエラー検出訂正検出回路を設ける。そして
このエラー検出訂正回路はメモリがらデータが読み出さ
れるごとにデータを受は取ってエラーの有無を調べ、エ
ラーがある場合には、訂正コードにもとづいてデータを
訂正して出力し、エラーが無い場合にはそのまま読み出
しデータとして要求元に出力する。
このような従来のエラー処理方式では、メモリから読み
出されたデータは、エラーが有る場合はもちろん、エラ
ーが無い場合にもエラー検出訂正回路を通じて出力され
る。したがってデータにエラーが無い場合には、メモリ
がアクセスされてデータが最終的に出力されるまでの時
間は必要以上に長いものとなっている。
出されたデータは、エラーが有る場合はもちろん、エラ
ーが無い場合にもエラー検出訂正回路を通じて出力され
る。したがってデータにエラーが無い場合には、メモリ
がアクセスされてデータが最終的に出力されるまでの時
間は必要以上に長いものとなっている。
本発明の目的は、このような欠点を除去してアクセスタ
イムの短縮を可能とするメモリ装置のエラー処理方式を
提供することにある。
イムの短縮を可能とするメモリ装置のエラー処理方式を
提供することにある。
本発明は、メモリから読み出されたデータのエラーを検
出して訂正するエラー検出訂正手段を備えたメモリ装置
のエラー処理方式において、前記メモリから読み出され
たデータか、または前記エラー検出訂正手段が訂正した
データのいずれかを所定の選択信号にもとづいて選択し
、出力するデータ選択手段と、 前記メモリからデータが連続して読み出されているか否
かを検出する連続読み出し検出手段と、前記エラー検出
訂正手段が前記メモリから読み出されたデータのエラー
を検出したとき、そのデータを無効とすることを指示す
る所定の信号を出力するデータ無効化指示手段と、 前記エラー検出訂正手段が前記メモリから読み出された
データのエラーを検出したとき、前記エラー検出訂正手
段が訂正したデータを選択するための前記所定の選択信
号を前記データ選択手段に出力し、前記連続読み出し検
出手段が前記メモリからデータが連続して読み出されて
いないことを検出したとき、前記メモリが出力するデー
タを選択するための前記所定の選択信号を前記データ選
択手段に出力する切り替え指示手段とを設けることを特
徴とする。
出して訂正するエラー検出訂正手段を備えたメモリ装置
のエラー処理方式において、前記メモリから読み出され
たデータか、または前記エラー検出訂正手段が訂正した
データのいずれかを所定の選択信号にもとづいて選択し
、出力するデータ選択手段と、 前記メモリからデータが連続して読み出されているか否
かを検出する連続読み出し検出手段と、前記エラー検出
訂正手段が前記メモリから読み出されたデータのエラー
を検出したとき、そのデータを無効とすることを指示す
る所定の信号を出力するデータ無効化指示手段と、 前記エラー検出訂正手段が前記メモリから読み出された
データのエラーを検出したとき、前記エラー検出訂正手
段が訂正したデータを選択するための前記所定の選択信
号を前記データ選択手段に出力し、前記連続読み出し検
出手段が前記メモリからデータが連続して読み出されて
いないことを検出したとき、前記メモリが出力するデー
タを選択するための前記所定の選択信号を前記データ選
択手段に出力する切り替え指示手段とを設けることを特
徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のエラー処理方式にもとづくメモリ装置
の一実施例である。このメモリ装置は４つのバンクから
なる４ＷＡＹインターリーブ構成となっており、１０〜
１３は各バンクを構成する第１〜第４のメモリ（ＭＥＭ
（０）〜（３））で、１４はこれらのメモリから読み出
されたデータと訂正コードとを順次選択して出力する第
１の選択回路（ＳＥＬ（０））である、そして２０は選
択回路１４からのデータおよび訂正コードを受は取って
保持する第１のメモリリードレジスタ（ＭＲＤＲ（１）
であり、２１はレジスタ２０が出力するデータと訂正コ
ードからデータエラーの有無を検出し、エラーを検出し
た場合にはデータの訂正を行うとともにエラー検出信号
を出力するエラー検出訂正回路である。また、２２はエ
ラー検出訂正回路２１からのデータと選択回路１４から
のデータとをそれぞれパス２０３とパス１０１を通じて
受は取り、後述するオアゲート回路２３からの選択信号
にもとづいていずれかのデータを選択して出力する第２
の選択回路（ＳＥＬ （１））である。３０は選択回路
２２が出力するデータをパス２０７を通じて受は取り、
保持する第２のメモリリードデータレジスタ（ＭＲＤＲ
（２）Ｌ４０はレジスタ３０が出力するデータをパス３
０１を通じて受は取り、保持する第３のメモリリードデ
ータレジスタ（ＭＲＤＲ（３））である。
の一実施例である。このメモリ装置は４つのバンクから
なる４ＷＡＹインターリーブ構成となっており、１０〜
１３は各バンクを構成する第１〜第４のメモリ（ＭＥＭ
（０）〜（３））で、１４はこれらのメモリから読み出
されたデータと訂正コードとを順次選択して出力する第
１の選択回路（ＳＥＬ（０））である、そして２０は選
択回路１４からのデータおよび訂正コードを受は取って
保持する第１のメモリリードレジスタ（ＭＲＤＲ（１）
であり、２１はレジスタ２０が出力するデータと訂正コ
ードからデータエラーの有無を検出し、エラーを検出し
た場合にはデータの訂正を行うとともにエラー検出信号
を出力するエラー検出訂正回路である。また、２２はエ
ラー検出訂正回路２１からのデータと選択回路１４から
のデータとをそれぞれパス２０３とパス１０１を通じて
受は取り、後述するオアゲート回路２３からの選択信号
にもとづいていずれかのデータを選択して出力する第２
の選択回路（ＳＥＬ （１））である。３０は選択回路
２２が出力するデータをパス２０７を通じて受は取り、
保持する第２のメモリリードデータレジスタ（ＭＲＤＲ
（２）Ｌ４０はレジスタ３０が出力するデータをパス３
０１を通じて受は取り、保持する第３のメモリリードデ
ータレジスタ（ＭＲＤＲ（３））である。
さらに２４はメモ１月Ｏ〜１３からのデータが連続して
読み出されているか否かを検出し、検出結果を表す所定
の信号を出力する連続読み出し検出回路、３１はエラー
検出訂正回路２１がメモリから読み出されたデータのエ
ラーを検出し、エラー検出信号を出力したとき、そのデ
ータを無効とすることを指示する所定の信号を出力する
データ無効化指示手段である。そして２５は、パス２０
２を通じてエラー検出訂正回路２１からエラー検出信号
を受は取ったときセットし、連続読み出し検出回路２４
がデータがメモリから連続して読み出されていないこと
を検出したとき、その検出結果を表す信号をパス２０６
を通じて受は取り、リセットする選択回路制御フリップ
フロップであり、２３は、このフリップフロップ２５の
出力信号かあるいはエラー検出訂正回路２１からのエラ
ー検出信号をパス２０４を通じて選択回路２２に出力す
るオアゲート回路（ＧＡＴＥ）である。これらフリップ
フロップ２５とゲート回路２３とは切り替え指示手段を
構成している。
読み出されているか否かを検出し、検出結果を表す所定
の信号を出力する連続読み出し検出回路、３１はエラー
検出訂正回路２１がメモリから読み出されたデータのエ
ラーを検出し、エラー検出信号を出力したとき、そのデ
ータを無効とすることを指示する所定の信号を出力する
データ無効化指示手段である。そして２５は、パス２０
２を通じてエラー検出訂正回路２１からエラー検出信号
を受は取ったときセットし、連続読み出し検出回路２４
がデータがメモリから連続して読み出されていないこと
を検出したとき、その検出結果を表す信号をパス２０６
を通じて受は取り、リセットする選択回路制御フリップ
フロップであり、２３は、このフリップフロップ２５の
出力信号かあるいはエラー検出訂正回路２１からのエラ
ー検出信号をパス２０４を通じて選択回路２２に出力す
るオアゲート回路（ＧＡＴＥ）である。これらフリップ
フロップ２５とゲート回路２３とは切り替え指示手段を
構成している。
次に第２図に示すタイミングチャートを用いて動作を説
明する。メモリからデータが連続して読み出されている
場合、メモリ刊〜１３はそれぞれタイミングＴ ｏ ”
Ｔ ｓでデータ■〜■および訂正コード（図示せず）
を出力する。これらのデータおよび訂正コードは選択回
路１４により順次選択されて出力され、レジスタ２０は
これらを順次受は取ってそれぞれタイミングＴ Ｉ””
’ Ｔ ４の各期間、保持する。一方、選択回路１４か
ら出力された各データはバス１０１を通じて選択回路２
２にも入力される。
明する。メモリからデータが連続して読み出されている
場合、メモリ刊〜１３はそれぞれタイミングＴ ｏ ”
Ｔ ｓでデータ■〜■および訂正コード（図示せず）
を出力する。これらのデータおよび訂正コードは選択回
路１４により順次選択されて出力され、レジスタ２０は
これらを順次受は取ってそれぞれタイミングＴ Ｉ””
’ Ｔ ４の各期間、保持する。一方、選択回路１４か
ら出力された各データはバス１０１を通じて選択回路２
２にも入力される。
まずタイミングＴ１でレジスタ２０に保持されたデータ
■および訂正コードはエラー検出訂正回路２１に入力さ
れ、データ■はまたバスｌｏｔを通じて選択回路２２に
入力される。そして初期状態では選択回路２２はパス１
０１からの信号を選択して出力するので、この場合、選
択回路１４からのデータ■がそのまま選択回路２２から
出力される。一方、エラー検出訂正回路２１は、入力さ
れたデータ■のエラー検出を行うが、データ■にはエラ
ーが無いとすると、エラー検出訂正回路２１はエラー検
出信号を出力せず、受は取ったデータをそのままバス２
０３を通じて選択回路２２に出力する。しかしこのデー
タは、上述のように選択回路２２では選択されず、放棄
されることになる。選択回路２２がら出力されたデータ
■はタイミングＴ、でレジスタ３ｏに保持され、さらに
次のタイミングＴ２でレジスタ４ｏに保持されて最終的
な読み出しデータとして出力される。
■および訂正コードはエラー検出訂正回路２１に入力さ
れ、データ■はまたバスｌｏｔを通じて選択回路２２に
入力される。そして初期状態では選択回路２２はパス１
０１からの信号を選択して出力するので、この場合、選
択回路１４からのデータ■がそのまま選択回路２２から
出力される。一方、エラー検出訂正回路２１は、入力さ
れたデータ■のエラー検出を行うが、データ■にはエラ
ーが無いとすると、エラー検出訂正回路２１はエラー検
出信号を出力せず、受は取ったデータをそのままバス２
０３を通じて選択回路２２に出力する。しかしこのデー
タは、上述のように選択回路２２では選択されず、放棄
されることになる。選択回路２２がら出力されたデータ
■はタイミングＴ、でレジスタ３ｏに保持され、さらに
次のタイミングＴ２でレジスタ４ｏに保持されて最終的
な読み出しデータとして出力される。
次にタイミングＴ２でレジスタ２ｏに保持されたデータ
■および訂正コードはエラー検出訂正回路２１に入力さ
れ、データ■はまたパス１０１を通じて選択回路２２に
入力される。そしてこの状態では選択回８２２はパス１
０１がらの信号を選択して出方するので、この場合も選
択回路１４からのデータ■がそのまま選択回路２２から
出力され、タイミングＴ２でレジスタ３０に保持され、
さらにタイミングＴ。
■および訂正コードはエラー検出訂正回路２１に入力さ
れ、データ■はまたパス１０１を通じて選択回路２２に
入力される。そしてこの状態では選択回８２２はパス１
０１がらの信号を選択して出方するので、この場合も選
択回路１４からのデータ■がそのまま選択回路２２から
出力され、タイミングＴ２でレジスタ３０に保持され、
さらにタイミングＴ。
でレジスタ４０に一応保持される。一方、エラー検出訂
正回路２１は、入力されたデータ■のエラー検出を行う
が、ここでデータ■にエラーが有ったとすると、エラー
検出訂正回路２１はエラー検出信号を出力する。また受
は取ったデータを訂正し、データ■′として選択回路２
２に出力する。そしてエラー検出訂正回路２１が出力し
たエラー検出信号はフリップフロップ２５をセットさせ
、またオアゲート回路２３を通じて選択回路２２に入力
される。選択回路２２はこの信号により選択するデータ
を切り替え、エラー検出訂正回路２１がらのデータを選
択して出力する。またフリップフロップ２５のセット信
号はゲート２３を通じて選択回路２２に与えられるので
結局、タイミングＴｔの途中以降は、選択回路２２はエ
ラー検出訂正回路２１がらのデータを選択して出力する
ことになる。したがってエラー検出訂正回路２１で訂正
されたデータ■′はタイミング３でレジスタ３０に、さ
らにタイミングＴ４でレジスタ４０に保持される。また
、エラー検出訂正回路２１が出力したエラー検出信号は
読み出しデータ無効化指示手段３１にも与えられ、無効
化指示手段３１はタイミングＴ、でレジスタ４０から最
終的に出力される読み出しデータ、すなわちデータ■を
無効とすることを指示する所定の信号を出力する。メモ
リアクセスの要求元では、この信号が出力されたときは
レジスタ４０から出力されるデータ、すなわちデータ■
を無効とし、次のタイミングで出力されるデータ、すな
わちデータ■′を有効なデータとして受は取る。
正回路２１は、入力されたデータ■のエラー検出を行う
が、ここでデータ■にエラーが有ったとすると、エラー
検出訂正回路２１はエラー検出信号を出力する。また受
は取ったデータを訂正し、データ■′として選択回路２
２に出力する。そしてエラー検出訂正回路２１が出力し
たエラー検出信号はフリップフロップ２５をセットさせ
、またオアゲート回路２３を通じて選択回路２２に入力
される。選択回路２２はこの信号により選択するデータ
を切り替え、エラー検出訂正回路２１がらのデータを選
択して出力する。またフリップフロップ２５のセット信
号はゲート２３を通じて選択回路２２に与えられるので
結局、タイミングＴｔの途中以降は、選択回路２２はエ
ラー検出訂正回路２１がらのデータを選択して出力する
ことになる。したがってエラー検出訂正回路２１で訂正
されたデータ■′はタイミング３でレジスタ３０に、さ
らにタイミングＴ４でレジスタ４０に保持される。また
、エラー検出訂正回路２１が出力したエラー検出信号は
読み出しデータ無効化指示手段３１にも与えられ、無効
化指示手段３１はタイミングＴ、でレジスタ４０から最
終的に出力される読み出しデータ、すなわちデータ■を
無効とすることを指示する所定の信号を出力する。メモ
リアクセスの要求元では、この信号が出力されたときは
レジスタ４０から出力されるデータ、すなわちデータ■
を無効とし、次のタイミングで出力されるデータ、すな
わちデータ■′を有効なデータとして受は取る。
次にタイミングＴ、で、レジスタ２ｏに保持されたデー
タ■および訂正コードはエラー検出訂正回路２１に入力
される。データ■はまたバス１０１を通じて選択回路２
２に入力されるが、この場合には選択回路２２はパス２
０３からの信号を選択して出力するようになっているの
で、バス１０１がらのデータは放棄される。そして、エ
ラー検出訂正回路２１は、入力されたデータ■のエラー
検出を行うが、データ■にはエラーが無いとすると、エ
ラー検出訂正回路２１はエラー検出信号を出力せず、ま
た受は取ったデータ■をそのまま選択回路２２に出力す
る。
タ■および訂正コードはエラー検出訂正回路２１に入力
される。データ■はまたバス１０１を通じて選択回路２
２に入力されるが、この場合には選択回路２２はパス２
０３からの信号を選択して出力するようになっているの
で、バス１０１がらのデータは放棄される。そして、エ
ラー検出訂正回路２１は、入力されたデータ■のエラー
検出を行うが、データ■にはエラーが無いとすると、エ
ラー検出訂正回路２１はエラー検出信号を出力せず、ま
た受は取ったデータ■をそのまま選択回路２２に出力す
る。
このデータ■は選択回路２２からレジスタ３０に入力さ
れ、レジスタ３０はこれをタイミングＴ４で保持し、さ
らにレジスタ４０はタイミングＴ、でデータ■を保持し
て最終的な読み出しデータとして出力する。
れ、レジスタ３０はこれをタイミングＴ４で保持し、さ
らにレジスタ４０はタイミングＴ、でデータ■を保持し
て最終的な読み出しデータとして出力する。
タイミングＴ４でレジスタ２０に保持されたデータ■に
ついても、エラーが無いとすると、エラー検出訂正回路
２１からそのまま出力され、選択回路２２からレジスタ
３０に、さらにレジスタ４０に送られ、タイミングＴ、
で保持されて最終的な読み出しデータとして出力される
。そして、データが連続してメモリから読み出されてい
る限り、データは、レジスタ２０、エラー検出訂正回路
２１、選択回路２２、レジスタ３０．４０の経路で処理
され、出力される。
ついても、エラーが無いとすると、エラー検出訂正回路
２１からそのまま出力され、選択回路２２からレジスタ
３０に、さらにレジスタ４０に送られ、タイミングＴ、
で保持されて最終的な読み出しデータとして出力される
。そして、データが連続してメモリから読み出されてい
る限り、データは、レジスタ２０、エラー検出訂正回路
２１、選択回路２２、レジスタ３０．４０の経路で処理
され、出力される。
次にタイミングＴ４でデータ■がメモリ１０から読み出
され、その後、１周期をおいてデータ■がタイミングＴ
、でメモリ１１から読み出されたとし、いずれのデータ
にもエラーが無いとすると、データ■はデータ■と同様
の経路で処理されるが、データ■は次のように処理され
る。すなわち、連続読み出し検出回路２４は、タイミン
グＴ、で読み出しが途切れたことを検出し、その検出結
果を表す信号をバス２０６を通じてフリップフロップ２
５に出力する。その結果、フリップフロップ２５はリセ
ットされ、その出力信号はオアゲート回路２３を通じて
選択回路２２に与えられているので、選択回路２２はバ
ス１０１からのデータを選択して出力するように切り替
わる。したがってデータ■はバス１０１、選択回路２２
の経路でレジスタ３０に入力され、タイミングＴ７で保
持された後、タイミングＴ、でレジスタ４０に保持され
て出力される。
され、その後、１周期をおいてデータ■がタイミングＴ
、でメモリ１１から読み出されたとし、いずれのデータ
にもエラーが無いとすると、データ■はデータ■と同様
の経路で処理されるが、データ■は次のように処理され
る。すなわち、連続読み出し検出回路２４は、タイミン
グＴ、で読み出しが途切れたことを検出し、その検出結
果を表す信号をバス２０６を通じてフリップフロップ２
５に出力する。その結果、フリップフロップ２５はリセ
ットされ、その出力信号はオアゲート回路２３を通じて
選択回路２２に与えられているので、選択回路２２はバ
ス１０１からのデータを選択して出力するように切り替
わる。したがってデータ■はバス１０１、選択回路２２
の経路でレジスタ３０に入力され、タイミングＴ７で保
持された後、タイミングＴ、でレジスタ４０に保持され
て出力される。
このように本発明のエラー処理方式にもとづくメモリ装
置では、データにエラーが有るとき、およびそのエラー
データに続けて連続してデータが読み出されているとき
のみデータはエラー検出訂正回路を通じて出力され、デ
ータにエラーが無い通常の状態ではデータはバイパスさ
れ、エラー検出訂正回路を通すことなく出力される。し
たがって本発明によりメモリアクセスタイムの短縮が可
能となる。
置では、データにエラーが有るとき、およびそのエラー
データに続けて連続してデータが読み出されているとき
のみデータはエラー検出訂正回路を通じて出力され、デ
ータにエラーが無い通常の状態ではデータはバイパスさ
れ、エラー検出訂正回路を通すことなく出力される。し
たがって本発明によりメモリアクセスタイムの短縮が可
能となる。
以上説明したように本発明は、メモリから読み出された
データのエラーを検出して訂正するエラー検出訂正手段
を備えたメモリ装置のエラー処理方式において、メモリ
から読み出されたデータか、またはエラー検出訂正手段
が訂正したデータのいずれかを所定の選択信号にもとづ
いて選択し、出力するデータ選択手段と、メモリからデ
ータが連続して読み出されているか否かを検出する連続
読み出し検出手段と、エラー検出訂正手段がメモリから
読み出されたデータのエラーを検出したとき、そのデー
タを無効とすることを指示する所定の信号を出力するデ
ータ無効化指示手段と、エラー検出訂正手段がメモリか
ら読み出されたデータのエラーを検出したとき、エラー
検出訂正手段が訂正したデータを選択するための所定の
選択信号をデータ選択手段に出力し、連続読み出し検出
手段がメモリからデータを連続して読み出されていない
ことを検出したとき、メモリが出力するデータを選択す
るための所定の選択信号をデータ選択手段に出力する切
り替え指示手段とを設けている。
データのエラーを検出して訂正するエラー検出訂正手段
を備えたメモリ装置のエラー処理方式において、メモリ
から読み出されたデータか、またはエラー検出訂正手段
が訂正したデータのいずれかを所定の選択信号にもとづ
いて選択し、出力するデータ選択手段と、メモリからデ
ータが連続して読み出されているか否かを検出する連続
読み出し検出手段と、エラー検出訂正手段がメモリから
読み出されたデータのエラーを検出したとき、そのデー
タを無効とすることを指示する所定の信号を出力するデ
ータ無効化指示手段と、エラー検出訂正手段がメモリか
ら読み出されたデータのエラーを検出したとき、エラー
検出訂正手段が訂正したデータを選択するための所定の
選択信号をデータ選択手段に出力し、連続読み出し検出
手段がメモリからデータを連続して読み出されていない
ことを検出したとき、メモリが出力するデータを選択す
るための所定の選択信号をデータ選択手段に出力する切
り替え指示手段とを設けている。
したがって本発明のエラー処理方式にもとづくメモリ装
置では、データにエラーが有るとき、およびそのエラー
データに続けてデータが読み出されたときのみデータは
エラー検出訂正手段を通じて出力され、データにエラー
が無い通常の状態ではデータはバイパスされ、エラー検
出訂正回路を通すことなく出力される。したがって本発
明によりメモリアクセスタイムの短縮が可能となる。
置では、データにエラーが有るとき、およびそのエラー
データに続けてデータが読み出されたときのみデータは
エラー検出訂正手段を通じて出力され、データにエラー
が無い通常の状態ではデータはバイパスされ、エラー検
出訂正回路を通すことなく出力される。したがって本発
明によりメモリアクセスタイムの短縮が可能となる。
第１図は本発明のエラー処理方式にもとづくメモリ装置
の一実施例を示すブロック図、第２図は第１図のメモリ
装置の動作を説明するためのタイミングチャートである
。 １０〜１３・・・第１〜第４のメモリ （ＭＥＭ （０）〜（３）） １４、２２・・・第１および第２の選択回路２３・ ２４・ ２５・ ３１・ （ＳＥＬ （０）、 （１）） ・・第１〜第３のメモリリード データレジスタ （ＭＲＤＲ（１）〜（３）） ・オアゲート回路（ＧＡＴＥ） ・連続読み出し検出回路 ・選択回路制御フリップフロップ （ＦＦ） ・読み出しデータ無効化指示手段 ４０・
の一実施例を示すブロック図、第２図は第１図のメモリ
装置の動作を説明するためのタイミングチャートである
。 １０〜１３・・・第１〜第４のメモリ （ＭＥＭ （０）〜（３）） １４、２２・・・第１および第２の選択回路２３・ ２４・ ２５・ ３１・ （ＳＥＬ （０）、 （１）） ・・第１〜第３のメモリリード データレジスタ （ＭＲＤＲ（１）〜（３）） ・オアゲート回路（ＧＡＴＥ） ・連続読み出し検出回路 ・選択回路制御フリップフロップ （ＦＦ） ・読み出しデータ無効化指示手段 ４０・
Claims (1)
- （１）メモリから読み出されたデータのエラーを検出し
て訂正するエラー検出訂正手段を備えたメモリ装置のエ
ラー処理方式において、 前記メモリから読み出されたデータか、または前記エラ
ー検出訂正手段が訂正したデータのいずれかを所定の選
択信号にもとづいて選択し、出力するデータ選択手段と
、 前記メモリからデータが連続して読み出されているか否
かを検出する連続読み出し検出手段と、前記エラー検出
訂正手段が前記メモリから読み出されたデータのエラー
を検出したとき、そのデータを無効とすることを指示す
る所定の信号を出力するデータ無効化指示手段と、 前記エラー検出訂正手段が前記メモリから読み出された
データのエラーを検出したとき、前記エラー検出訂正手
段が訂正したデータを選択するための前記所定の選択信
号を前記データ選択手段に出力し、前記連続読み出し検
出手段が前記メモリからデータが連続して読み出されて
いないことを検出したとき、前記メモリが出力するデー
タを選択するための前記所定の選択信号を前記データ選
択手段に出力する切り替え指示手段とを設けることを特
徴とするメモリ装置のエラー処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132182A JPH0425954A (ja) | 1990-05-22 | 1990-05-22 | メモリ装置のエラー処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2132182A JPH0425954A (ja) | 1990-05-22 | 1990-05-22 | メモリ装置のエラー処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0425954A true JPH0425954A (ja) | 1992-01-29 |
Family
ID=15075306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2132182A Pending JPH0425954A (ja) | 1990-05-22 | 1990-05-22 | メモリ装置のエラー処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0425954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000305861A (ja) * | 1999-04-26 | 2000-11-02 | Hitachi Ltd | 記憶装置およびメモリカード |
| JP2016510927A (ja) * | 2013-03-13 | 2016-04-11 | インテル・コーポレーション | メモリレイテンシ管理 |
-
1990
- 1990-05-22 JP JP2132182A patent/JPH0425954A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000305861A (ja) * | 1999-04-26 | 2000-11-02 | Hitachi Ltd | 記憶装置およびメモリカード |
| JP2016510927A (ja) * | 2013-03-13 | 2016-04-11 | インテル・コーポレーション | メモリレイテンシ管理 |
| US9904592B2 (en) | 2013-03-13 | 2018-02-27 | Intel Corporation | Memory latency management |
| US10572339B2 (en) | 2013-03-13 | 2020-02-25 | Intel Corporation | Memory latency management |
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