JPS6320551A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6320551A JPS6320551A JP16640186A JP16640186A JPS6320551A JP S6320551 A JPS6320551 A JP S6320551A JP 16640186 A JP16640186 A JP 16640186A JP 16640186 A JP16640186 A JP 16640186A JP S6320551 A JPS6320551 A JP S6320551A
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- JP
- Japan
- Prior art keywords
- memory
- output
- data
- control program
- address
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）産業上の利用分野
この発明は印字装置等の出力装置に対するデータを一時
記憶する出カバ・７フアメモリを備えたメモリ装置に関
する。
記憶する出カバ・７フアメモリを備えたメモリ装置に関
する。
ｔｂ）発明の概要
この発明に係る出力バッファメモリは印字装置等の出力
装置に対して出力すべきデータを一時記憶するメモリで
あり、ＣＰＬＩが制御プログラムにしたがってこの出力
バッファメモリに出力用データを書き込む。このような
出力バッファメモリはｃｐｕと出力装置との速度差や時
間を調整して、独立的に動作させて全体として高速処理
を行うため等に用いられる。
装置に対して出力すべきデータを一時記憶するメモリで
あり、ＣＰＬＩが制御プログラムにしたがってこの出力
バッファメモリに出力用データを書き込む。このような
出力バッファメモリはｃｐｕと出力装置との速度差や時
間を調整して、独立的に動作させて全体として高速処理
を行うため等に用いられる。
この発明は特に畠カハノファメモリがＣＰＵのメモリア
ドレス空間の一部を専有することなく、実質的にメモリ
空間を拡張するものである。
ドレス空間の一部を専有することなく、実質的にメモリ
空間を拡張するものである。
（Ｃ）従来の技術
従来、例えば自動預金支払機（ＡＴＭ）等の通帳処理機
において印字すべきデータを一時記憶する印字バッファ
を設け、漢字フォント等を印字用フォーマットに変換し
てこの印字バッファにｔｑ集・記憶することが行われて
いる。
において印字すべきデータを一時記憶する印字バッファ
を設け、漢字フォント等を印字用フォーマットに変換し
てこの印字バッファにｔｑ集・記憶することが行われて
いる。
（ｄ１発明が解決しようとする問題点
このような従来の印字バッファ等の出カバソファを用い
たシステムにおいては出カバソファがＣＰＵのメモリ空
間の一部に割り当てられ、使用されている。このため例
えば８ビツト系のＣＰＵでは、メモリ空間の６４にバイ
トの中で比較的大きな空間が専有されることになり、制
御プログラム等のメモリ容量が不足する場合があった。
たシステムにおいては出カバソファがＣＰＵのメモリ空
間の一部に割り当てられ、使用されている。このため例
えば８ビツト系のＣＰＵでは、メモリ空間の６４にバイ
トの中で比較的大きな空間が専有されることになり、制
御プログラム等のメモリ容量が不足する場合があった。
第４図は従来のこのようなシステムにおけるメモリ空間
を表す図である。この図に示すように印字バッファは＄
６０００〜３７ ＦＦＦの空間を専有していて、他の領
域が制御Ｊプログラム、ワーキングエリアおよびフォン
トデータとして用いられている。
を表す図である。この図に示すように印字バッファは＄
６０００〜３７ ＦＦＦの空間を専有していて、他の領
域が制御Ｊプログラム、ワーキングエリアおよびフォン
トデータとして用いられている。
このようなシステムにおいて例えば制御プログラムを拡
張する際メモリ容量が不足するという問題があつた。ま
た、このようなメモリ容量の不足に対処するために、メ
モリをバンク切換方式としてメモリ容量を拡張すること
も行われるが、この方法では制御プログラムと印字バッ
ファ等の出カバソファを異なったバンクの同一アドレス
に設けた場合、出力すべきデータを書き込む毎にバンク
切換を行う等のプログラムとしなければならず、制御プ
ログラムが複雑化する。なお、この場合に制御プログラ
ムの記憶エリアとは異なったバンクの異なったアドレス
に出カバソファを設けた場合でもリード／ライト信号に
応じてチップセレクト信号を自動的に発生させる等の特
別なハードウェアを用いなければメモリのアクセスがで
きないという問題があった。
張する際メモリ容量が不足するという問題があつた。ま
た、このようなメモリ容量の不足に対処するために、メ
モリをバンク切換方式としてメモリ容量を拡張すること
も行われるが、この方法では制御プログラムと印字バッ
ファ等の出カバソファを異なったバンクの同一アドレス
に設けた場合、出力すべきデータを書き込む毎にバンク
切換を行う等のプログラムとしなければならず、制御プ
ログラムが複雑化する。なお、この場合に制御プログラ
ムの記憶エリアとは異なったバンクの異なったアドレス
に出カバソファを設けた場合でもリード／ライト信号に
応じてチップセレクト信号を自動的に発生させる等の特
別なハードウェアを用いなければメモリのアクセスがで
きないという問題があった。
（ｅ）問題点を解決するための手段
この発明は出力データを一時記憶する読み書き可能な出
力バッファメモリと、このメモリに出力データを書き込
む制御プログラムが予め書き込まれた読み出し専用の制
御プログラムメモリを備えたシステムにおいて、前記出
力バッファメモリと前記制御プログラムメモリを共通の
メモリアドレス空間に設けるとともに、ＣＰＵの前記共
通メモリアドレス空間からの読み出し時に前記制御プロ
グラムメモリに読み出し指示信号を与え、書き込み時に
前記出力パンツアメモリに書き込み指示信号を与える読
み出し／書き込み指示手段と、前記出力バッファメモリ
の内容を前記ＣＰＵのメモリアクセスから独立して読み
出し、出力装置に与えるＤＭＡ転送手段とを設けたこと
を特徴とする。
力バッファメモリと、このメモリに出力データを書き込
む制御プログラムが予め書き込まれた読み出し専用の制
御プログラムメモリを備えたシステムにおいて、前記出
力バッファメモリと前記制御プログラムメモリを共通の
メモリアドレス空間に設けるとともに、ＣＰＵの前記共
通メモリアドレス空間からの読み出し時に前記制御プロ
グラムメモリに読み出し指示信号を与え、書き込み時に
前記出力パンツアメモリに書き込み指示信号を与える読
み出し／書き込み指示手段と、前記出力バッファメモリ
の内容を前記ＣＰＵのメモリアクセスから独立して読み
出し、出力装置に与えるＤＭＡ転送手段とを設けたこと
を特徴とする。
（［１作用
以上のように構成したことにより、ＣＰＵが制御プログ
ラムメモリと出力バッファメモリの共通メモリアドレス
空間をアドレスする際、読み出し時に制御プログラムメ
モリに対して読み出し指示信号（リードイネーブル信号
）が与えられ、書き込み時において出力バッファメモリ
に書き込み指示信号（ライトイネーブル信号）が与えら
れる。
ラムメモリと出力バッファメモリの共通メモリアドレス
空間をアドレスする際、読み出し時に制御プログラムメ
モリに対して読み出し指示信号（リードイネーブル信号
）が与えられ、書き込み時において出力バッファメモリ
に書き込み指示信号（ライトイネーブル信号）が与えら
れる。
したがってＣＰＵは共通メモリアドレス空間から制御１
プログラムの命令を読み出し、また共通メモリアドレス
空間に出力データを書き込むことができる。
プログラムの命令を読み出し、また共通メモリアドレス
空間に出力データを書き込むことができる。
出力パンツアメモリに書き込まれた内容はＤ ＭＡ転送
手段によってＣＰＵのメモリアドレスから独立して読み
出され、出力装置に与えられることによって出力バッフ
ァメモリの内容が出力される（ｇ）実施例 第２図はこの発明の実施例に係る自動預金支払機の通帳
処理機のブロック図を表す。
手段によってＣＰＵのメモリアドレスから独立して読み
出され、出力装置に与えられることによって出力バッフ
ァメモリの内容が出力される（ｇ）実施例 第２図はこの発明の実施例に係る自動預金支払機の通帳
処理機のブロック図を表す。
全体の制御はＣＰｔＪｌのプログラム処理にょっ。印字
バッファメモリは読み書き可能なメモリ （ＲＡＭ）３
は印字データを一時記憶するパンツアメモリであり、ｃ
ｐｕｉは制御プログラムの命令を実行することによって
、例えばフォントデータを記憶するメモリ４からフォン
トデータを読み出し、印字フォーマントにＬ”５ ”Ａ
して印字バッファメモリ３に書き込む（図中■のルート
）。メモリ５はこのような処理を行う際にワーキングエ
リアとして用いられる。
バッファメモリは読み書き可能なメモリ （ＲＡＭ）３
は印字データを一時記憶するパンツアメモリであり、ｃ
ｐｕｉは制御プログラムの命令を実行することによって
、例えばフォントデータを記憶するメモリ４からフォン
トデータを読み出し、印字フォーマントにＬ”５ ”Ａ
して印字バッファメモリ３に書き込む（図中■のルート
）。メモリ５はこのような処理を行う際にワーキングエ
リアとして用いられる。
印字制御部７は印字バッファメモリ３に記＋ＩＱされた
内容にしたがってプリンタ８を制’＜：１１ シ、印字
データのプリントを行う。このとき印字バッファメモリ
３のデータはＤＭＡ（ダイレクトメモリアクセス）転送
によって行われ、その制御はＤＭＡコントローラ６によ
って行われる（図中■のルート）。
内容にしたがってプリンタ８を制’＜：１１ シ、印字
データのプリントを行う。このとき印字バッファメモリ
３のデータはＤＭＡ（ダイレクトメモリアクセス）転送
によって行われ、その制御はＤＭＡコントローラ６によ
って行われる（図中■のルート）。
またこの通帳処理機はカード制ｆｉ１１部１０、伝票制
御部１１を備え磁気カードの読み書きや伝票の発行処理
が行われる。また伝送制御部１２はメインＣＰＵ１３と
の間で伝送制御を行う。
御部１１を備え磁気カードの読み書きや伝票の発行処理
が行われる。また伝送制御部１２はメインＣＰＵ１３と
の間で伝送制御を行う。
第３図は前記通帳処理機におけるメモリアドレス空間を
表す図である。
表す図である。
図に示すように制御プログラムはアドレス＄６０００〜
＄ＦＦＦＦまでの４０ＫＢを占め、アドレス３００００
〜３３ＦＦＦがフォントデータを記憶するメモリに割り
当てられ、３４０００〜＄５ＦＦＦがワーキングエリア
として用いられるメモリ （ＲＡＭ）に割り当てられて
いる。
＄ＦＦＦＦまでの４０ＫＢを占め、アドレス３００００
〜３３ＦＦＦがフォントデータを記憶するメモリに割り
当てられ、３４０００〜＄５ＦＦＦがワーキングエリア
として用いられるメモリ （ＲＡＭ）に割り当てられて
いる。
また図に示すように印字パンツアメモリとして用いられ
るメモリ （ＲＡＭ）が制御プログラムが書き込まれて
いるメモリと一部共通のメモリアドレス空間＄６０００
〜＄７ＦＦＦの８ＫＢに割り当てられている。
るメモリ （ＲＡＭ）が制御プログラムが書き込まれて
いるメモリと一部共通のメモリアドレス空間＄６０００
〜＄７ＦＦＦの８ＫＢに割り当てられている。
第１図は第２図に示した通帳処理機の主要部についての
具体的な回路図を表す。
具体的な回路図を表す。
パスライン２１はデータバスＤ０〜Ｄ？、アドレスバス
Ａ０〜Ａ１Ｓおよびメモリライトイネーブル信号Ｗ Ｒ
とメモリリードイネーブル信号ＲＤを含むコントロール
バスから構成されている。アドレスデコーダ２０はアド
レス信号に応じて各メモリチップに対してチップセレク
ト信号を出力する。ただし、図においては読み書きされ
るデータの種類に応じてメモリをブロック化して表して
いるＣＰＵＩはメモリアドレスを行う場合、アドレスバ
スＡ０〜ＡＩＳにアドレスを出力し、メモリにデータを
書き込む場合は、データラインＤ０〜Ｄ、のデータバッ
ファ（図示せず）にデータをセットして、信号ＷＲを出
力する。また、メモリからデータを読み込む場合は、ア
ドレスバッファ （図示せず）にアドレスをセットし、
信号ＲＤを出力し、データラインＤ０〜Ｄ、から入力さ
れたデータをデータバッファに取り込む。
Ａ０〜Ａ１Ｓおよびメモリライトイネーブル信号Ｗ Ｒ
とメモリリードイネーブル信号ＲＤを含むコントロール
バスから構成されている。アドレスデコーダ２０はアド
レス信号に応じて各メモリチップに対してチップセレク
ト信号を出力する。ただし、図においては読み書きされ
るデータの種類に応じてメモリをブロック化して表して
いるＣＰＵＩはメモリアドレスを行う場合、アドレスバ
スＡ０〜ＡＩＳにアドレスを出力し、メモリにデータを
書き込む場合は、データラインＤ０〜Ｄ、のデータバッ
ファ（図示せず）にデータをセットして、信号ＷＲを出
力する。また、メモリからデータを読み込む場合は、ア
ドレスバッファ （図示せず）にアドレスをセットし、
信号ＲＤを出力し、データラインＤ０〜Ｄ、から入力さ
れたデータをデータバッファに取り込む。
制御プログラムが書き込まれたメモリのうちアドレス＄
６０００〜３７ＦＦＦのエリアに相当するメモリ２ａと
印字バッファメモリを構成するＲＡＭ３はチップセレク
ト信号Ｃ３が共通に接続され、アドレスデコーダ２０か
ら出力されるチップセレクト信号によって同時に選択さ
れる。メモリ２ａにはり−ドイネーブルイ言号ＲＤがコ
ントロールバスから与えられ、印字パンツアメモリ３に
はコントロールバスからライトイネーブル信号ＷＲが与
えられる。またメモリ３のリードイネーブル端子にはＤ
ＭＡコントローラ６から与えられる。
６０００〜３７ＦＦＦのエリアに相当するメモリ２ａと
印字バッファメモリを構成するＲＡＭ３はチップセレク
ト信号Ｃ３が共通に接続され、アドレスデコーダ２０か
ら出力されるチップセレクト信号によって同時に選択さ
れる。メモリ２ａにはり−ドイネーブルイ言号ＲＤがコ
ントロールバスから与えられ、印字パンツアメモリ３に
はコントロールバスからライトイネーブル信号ＷＲが与
えられる。またメモリ３のリードイネーブル端子にはＤ
ＭＡコントローラ６から与えられる。
したがって、ＣＰＵ１がアドレス＄６０００〜３７ＦＦ
Ｆのアドレス空間に対してアクセスを行う場合、読み出
しの際、信号ＲＤによって制御プログラムの命令がメモ
リ２ａから読み出され、書き込みの際は、信号ＷＲによ
って、印字バッファメモリ３にデータが書き込まれる。
Ｆのアドレス空間に対してアクセスを行う場合、読み出
しの際、信号ＲＤによって制御プログラムの命令がメモ
リ２ａから読み出され、書き込みの際は、信号ＷＲによ
って、印字バッファメモリ３にデータが書き込まれる。
Ｄ Ｍ Ａコントローラ６はパスライン２１に対してデ
ータラインＤ０〜Ｄ７とアドレスラインＡ０〜Ａ４５が
接続されていて、印字バッファメモリ３から印字データ
を読み出す際、ＣＰＵ １をホールド状態にした後、リ
ードイネーブル信号ＲＤを出力してメモリ３をアクセス
する。
ータラインＤ０〜Ｄ７とアドレスラインＡ０〜Ａ４５が
接続されていて、印字バッファメモリ３から印字データ
を読み出す際、ＣＰＵ １をホールド状態にした後、リ
ードイネーブル信号ＲＤを出力してメモリ３をアクセス
する。
（ｈ１発明の効果
以上のようにこの発明によれば、出力バッファメモリを
この出力バッファメモリに出力データを書き込む制御プ
ログラムが予め書き込まれているメモリと共通のメモリ
アドレス空間に設け、その共通メモリアドレス空間がア
クセスされる際、読み出し時は制御プログラムメモリが
選択され、書き込み時は出力バッファメモリが選択され
るように構成したため、出力バッファメモリのアドレス
空間を別個に設けることができ、制御プログラムメモリ
等のメモリ容量を制限することがなく、大容量の制御プ
ログラムを扱うことも可能となる。
この出力バッファメモリに出力データを書き込む制御プ
ログラムが予め書き込まれているメモリと共通のメモリ
アドレス空間に設け、その共通メモリアドレス空間がア
クセスされる際、読み出し時は制御プログラムメモリが
選択され、書き込み時は出力バッファメモリが選択され
るように構成したため、出力バッファメモリのアドレス
空間を別個に設けることができ、制御プログラムメモリ
等のメモリ容量を制限することがなく、大容量の制御プ
ログラムを扱うことも可能となる。
また、従来のようにバンク切換によってメモリアドレス
空間を拡張するものではないため、バンク切換に必要な
プログラムステップや処理時間が不要となって、効率的
にメモリを使用することができる。
空間を拡張するものではないため、バンク切換に必要な
プログラムステップや処理時間が不要となって、効率的
にメモリを使用することができる。
第１図はこの発明の実施例に係る通帳処理機の主要部の
回路図、第２図は通帳処理機のブロック図、第３図は同
通帳処理機のメモリ空間を表す図、第４図は従来の印字
バッファを用いたシステムにおけるメモリ空間を表す図
である。
回路図、第２図は通帳処理機のブロック図、第３図は同
通帳処理機のメモリ空間を表す図、第４図は従来の印字
バッファを用いたシステムにおけるメモリ空間を表す図
である。
Claims (1)
- （１）出力データを一時記憶する読み書き可能な出力バ
ッファメモリと、このメモリに出力データを書き込む制
御プログラムが予め書き込まれた読み出し専用の制御プ
ログラムメモリを備えたシステムにおいて、 前記出力バッファメモリと前記制御プログラムメモリを
共通のメモリアドレス空間に設けるとともに、 ＣＰＵの前記共通メモリアドレス空間からの読み出し時
に前記制御プログラムメモリに読み出し指示信号を与え
、書き込み時に前記出力バッファメモリに書き込み指示
信号を与える読み出し／書き込み指示手段と、 前記出力バッファメモリの内容を前記ＣＰＵのメモリア
クセスから独立して読み出し、出力装置に与えるＤＭＡ
転送手段とを設けたことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16640186A JPS6320551A (ja) | 1986-07-14 | 1986-07-14 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16640186A JPS6320551A (ja) | 1986-07-14 | 1986-07-14 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6320551A true JPS6320551A (ja) | 1988-01-28 |
Family
ID=15830732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16640186A Pending JPS6320551A (ja) | 1986-07-14 | 1986-07-14 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6320551A (ja) |
-
1986
- 1986-07-14 JP JP16640186A patent/JPS6320551A/ja active Pending
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