JPH0412557B2

JPH0412557B2 -

Info

Publication number: JPH0412557B2
Application number: JP60025245A
Authority: JP
Inventors: Junichi Sone
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1985-02-14
Filing date: 1985-02-14
Publication date: 1992-03-04
Also published as: JPS61187196A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はジヨセフソン効果を用いた記憶回路、
さらに詳しくは該記憶回路の読み出し部に関す
る。このようなジヨセフソン記憶回路は液体ヘリ
ウム温度近辺の極低温で動作し、半導体を用いた
記憶回路では実現できない、高速の記憶回路が実
現できる可能性を有している。

（従来技術とその問題点）第５図は従来提案されているジヨセフソン記憶
回路の読み出し部を説明するための図である。図
において７０，７１はデコード回路からの出力
線、７２はセンス電流供給線、７３，７４は７２
をゲート電流線、７０，７１を入力電流線とする
ドライバー・ゲート、７５，７６はセンス線、７
７〜８０は記憶セル、８１，８２はトランスフオ
ーマ、８３，８４はそれぞれ８５，８６を入力電
流線、７５，７６をゲート電流線とするリセツ
ト・ゲート、８７，８８はジヨセフソン接合、８
９〜９２は抵抗、９３は接合９４，９５、インダ
クタンス９６よりなるゲート回路、９７は接合９
８，９９、インダクタンス１００よりなるゲート
回路、１０１はセンス・バス・ループ線、１０２
はゲート電流供給線、１０３はセンス・バス電流
供給線、１０４はスタート信号電流線、１０５は
入力電流線、１０６は１０２をゲート電流線１０
５を入力電流線とするゲート回路、１０７は１０
３をゲート電流線、１０４を入力電流線とするゲ
ート回路、１０８，１０９はワード線１１０はド
ライバー・ゲートどおしのアイソレーシヨンを図
るための抵抗体、１１１はセンス・バス・ループ
線１０１をゲート電流線、１１２を入力電流線と
するリセツト・ゲートである。該記憶回路の動作
については例えば文献IBM Journal of
Research and Developmento誌Vol.24，No.２，
PP143〜154に詳しく述べられている。該記憶回
路に使用されるゲート回路は量子干渉型ゲート回
路と呼ばれ、その回路構成、動作については同じ
く前記文献にて述べられており、当該技術分野で
は周知である。本願の図面においては、ゲート回
路は１０６に見られる如く円で、ゲート電流路
（ゲート電流線）は１０２に見られる如く前記円
に接続される直線で、ゲート入力線は１０５に見
られる如く前記円内に挿入された線で、各々象徴
的に表わす。また該記憶回路で使用される電流の
うち、供給線１０３より流されるセンス・バス電
流I_SBと、供給線７２より流される電流I_Sは直流電
流、スタート信号電流φ_S，リセツト信号電流φ_r，
ワード線を流れるワード電流I_Wはパルス電流であ
る。

以下、本記憶回路の読み出し動作の概略につき
述べる。読み出し動作の最初にスタート信号電流
φ_Sを入力線１０４に流し、ゲート回路１０７を電
圧状態にスイツチさせ、供給線１０３より流れる
センス・バス電流I_SBが、センス・バス・ループ
線１０１，ゲート９３，９７を流れるようにす
る。その後、センス線のデコード回路、ワード線
のデコード回路がこの順に駆動される。センス線
のデコード回路により選択された出力線、例えば
７０の出力線に電流が流れ、ゲート７３が電圧状
態にスイツチし、センス線７５にセンス電流I_Sが
流れるようになる。この結果、トランスフオーマ
８１による電磁結合で、ジヨセフソン接合８７，
トランス・フオーマ８１の２次側、ゲート９３，
抵抗体９０からなるループ回路に循環電流I_circが
流れ始める。このときゲート９３に流れる循環電
流I_circの向きは、同じくゲート９３を流れている
前記センスバス電流I_SBと逆向きのため、ゲート
９３は電圧状態にスイツチしない。

前記循環電流I_circの大きさが、ジヨセフソン接
合８７の臨界電流I_pの大きさに達すると接合８７
が電圧状態に遷移し、前記循環電流が減衰する。
循環電流が消滅すると、前記接合８７が零電圧状
態にリセツトする。

上記の動作後、ワード線のデコード回路により
選択されたワード線、例えば１０９のワード線に
ワード電流I_wが流れ、記憶セル７８が選択され
る。もし記憶セル７８に２進数の情報“０”が蓄
えられていれば、センス電流I_Sは記憶セル７８を
電圧降下なく流れる。従つて前記ゲート回路９
３，接合８７，トランスフオーマ８１の２次側か
らなるループ回路には何ら循環電流は生じず、ゲ
ート９３は零電圧状態を維持し続ける。

一方、記憶セル７８に２進数の情報“１”が蓄
えられていれば記憶セル７８は電圧状態にスイツ
チし、センス電流I_Sの流れる電流路はセンス線７
５からゲート７３に切り替わる。このときトラン
スフオーマ８１による電磁結合でジヨセフソン接
合８７，ゲート９３トランスフオーマ８１の２次
側、抵抗９０からなるループ回路に循環電流I_circ
が前回とは逆向きに流れ始める。今度はゲート９
３を流れる循環電流の向きは前記センス・バス電
流I_SBと同一方向なので、ゲート９３が電圧状態
にスイツチし、センスバス電流I_SBの流れる電流
路がゲート９３から、接合８７，トランスフオー
マ８１の２次側、抵抗９０よりなる電流路に切り
替わる。この結果、接合８７が電圧状態にスイツ
チし、センス・バス・ループ線１０１を流れてい
たセンスバス電流I_SBはゲート１０７，入力電流
線１０５からなる電流路を流れるようになる。こ
の結果、ゲート１０６が電圧状態にスイツチし、
記憶セル７８に蓄えられていた２進数の情報
“１”が読み出される。該記憶回路の読み出し動
作を行なうサイクルの終了時には、ゲート電流供
給線１０２を流れるゲート電流が切られ、続いて
リセツト用信号φ_rが入力電流線８５，８６，１１
２に流される。この結果、センス線７５，７６に
センス電流が流れていた時は、リセツト・ゲート
８３，８４が電圧状態にスイツチし、センス電流
がゲート７３，７４を流れるようになる。また同
時にセンス・バス・ループ線１０１にセンス・バ
ス電流I_SBが流れていた時はリセツト・ゲート１
１１が電圧状態にスイツチしセンス・バス電流
I_SBはゲート１０７を流れるようになる。このと
き同時に入力電流線１０５にも電流が流れ始める
が、ゲート１０６のゲート電流I_gは既に切られて
いるので、ゲート１０６の出力は生じない。以上
により該記憶回路の初期化が行なわれ、次のサイ
クルにおける読み出し動作に備えることになる。

上記の動作におけるスタート信号電流φ_S，リセ
ツト信号電流φ_r，センス・バス・ループ線１０１
を流れる電流I′_SB，センス線７５を流れる電流I′_S，
ワード線１０９を流れるワード電流I_W，循環電流
I_circのタイミング・チヤートを各々第６図ａ，
ｂ，ｃ，ｄ，ｅに示す。同図ｂ，ｃの実線は記憶
セルの情報“１”を読み出したときの動作、点線
は記憶セルの情報“０”を読み出したときの動作
例を示す。上述の如く、従来例の記憶回路におい
て記憶セルの情報読み出しが行なわれるが、セン
ス線を流れる電流I′_Sとワード線を流れる電流I_Wと
の間に第６図ｄにｔで示す時間的マージンをとら
ねばならないという欠点をもつている。実際、I′_S
とI_Wの間に時間的に十分なマージンをとらないと
以下に示すような誤動作が起きる。

(1) センス線のドライバー・ゲート７３がスイツ
チし、センス電流I_Sがセンス線７５に流れ始め
る前に、ワード線１０９にワード電流I_Wが流れ
ていると、２進数の情報の蓄えられている記憶
セル７８が、ドライバー・ゲート７３と同時に
電圧状態にスイツチし、ドライバー・ゲート７
３，記憶セル７８がともに電圧状態に固定され
てしまうというラツチ・アツプ現象が起きる。
このときはセンス電流供給線７２から供給され
るセンス電流I_Sを切り、ドライバー・ゲート７
３，記憶セル７８を零電圧状態にリセツトし、
再びセンス電流を立ち上げない限り、以後の動
作が不可能になる。

(2) センス電流I_Sがセンス線７５に流れ始めると
同時にワード電流I_Wがワード線１０９に流れ、
記憶セル７８が電圧状態にスイツチすると、セ
ンス線７５を流れる電流I′_Sの立ち下がり時にト
ランスフオーマ８１の２次側に生じた循環電流
I_circが完全に減衰消滅しないうちに、センス線
７５を流れる電流I′_Sが立ち下がり、トランスフ
オーマ８１による電磁結合で新たに前と逆向き
に循環電流が流れ始め、正味の循環電流I_circが
ゲート９３をスイツチさせる所望の値に達せ
ず、情報“１”が読み出せない事態が起きる。

このように従来例の記憶回路においてはセンス
線を流れる電流I′_Sとワード線を流れるワード電流
I_Wとの間に時間的マージンを取らねばならず、該
記憶回路の読み出し時間としてセンス線を流れる
電流I′_Sの立上り時間、ワード線を流れるワード電
流I_Wの立上り時間、さらに上記時間的マージンの
３要素が加わり、該記憶回路の高速動作にとり著
しい障害となる。

また、従来例の記憶回路においてはチツプ占有
面積の大きなトランスフオーマを使用し、またワ
ード線、センス線のデコード回路を駆動するタイ
ミング回路を設ける必要があり、回路構成が複雑
になるという欠点を有する。

（発明の目的）本発明はかかる従来技術の欠点を除去し、上記
時間的マージンの不要で、高速動作が可能な、ま
た回路構成の簡単な新規のジヨセフソン効果を用
いた記憶回路を提供することを目的とする。

（発明の構成）本発明によれば、ジヨセフソン回路を用いた記
憶回路において、複数個の記憶セルを直列に結ぶ
センス線と第１のゲート回路のゲート電流線と、
積の論理を行う第２のゲート回路の第１の入力線
でループ回路を形成し、第２のゲート回路の第２
の入力線にはデコード回路からの出力線を接続
し、前記ループ回路と第２のゲート回路のゲート
電流線を各々独立に複数個直列に接続し、直列接
続された第２のゲート回路のゲート電流線と第３
のゲート回路のゲート電流線と第４のゲート回路
の入力線とからセンスバスループ回路を形成した
ことを特徴とする記憶回路が、またジヨセフソン
回路を用いた記憶回路において、複数個の記憶セ
ルを直列に結ぶセンス線と第１のゲート回路のゲ
ート電流線と、積の論理を行う第２のゲート回路
の第１の入力線でループ回路を形成し、第２のゲ
ート回路の第２の入力線にはデコード回路からの
出力線を接続し、前記ループ回路と第２のゲート
回路を複数個設け、複数個の前記ループ回路は直
列に接続され、複数個の第２のゲート回路の出力
線は和の論理を行う第３のゲート回路の入力線に
接続されたことを特徴とする記憶回路が得られ
る。

（構成の詳細な説明、実施例）以下、本発明の詳細を図面を用いて説明する。
第１図は本明細書記載の第１の発明の一実施例を
示すための図面である。図において１０，１１は
センス線のデコード回路の出力線、１２はセンス
電流供給線、１３，１４はドライバー・ゲート、
１５，１６はセンス線、１７〜２０は記憶セル、
２１，２２はワード線、２３はドライバー・ゲー
トどうしのアイソレーシヨンを図るための抵抗、
２４，２５は入力線、２６，２７はリセツト信号
電流線、２８はセンス・バス電流供給線、２９は
ゲート電流供給線、３０はスタート信号電流線、
３１はセンス・バス・ループ線、３２，３３はセ
ンス・バス電流I_SBをゲート電流、センス電流I_Sと
デコード回路からの出力電流I_dを入力電流とする
積の論理ゲート回路、３４はセンス・バス電流
I_SBをゲート電流、リセツト信号電流φ_rを入力電
流とするゲート回路、３５はセンス・バス電流
I_SBをゲート電流、スタート信号電流φ_Sを入力電
流とするゲート回路、３６はゲート電流I_g，入力
電流をI_SBとするゲート回路、３７は入力線であ
る。本実施例においてゲート１３，１４が第１の
ゲート回路に、３２，３３が第２のゲート回路
に、入力線２４，２５が第１の入力線に、デコー
ド回路の出力線１０，１１の一部でゲート３２，
３３に入力されている部分が第２の入力線に、ゲ
ート３５が第３のゲート回路に、ゲート３６が第
４のゲート回路に各々相当する。本実施例に使用
する電流のうちI_S，I_SBは直流電流、φ_S，φ_r，I_W，
I_d，I_gはパルス電流である。

本実施例の記憶回路の動作は以下の如くであ
る。読み出し動作を行なう前の記憶回路のクロツ
ク・サイクル終了時にパルス状のリセツト信号電
流が印加することにより、ドライバー・ゲート１
３，１４にゲート電流としてセンス電流I_Sが流れ
ていた時は、該ドライバー・ゲートが電圧状態に
スイツチさせ、センス電流I_Sは全て、読み出し動
作前にはドライバー・ゲート１３，１４でなく、
センス線１５，１６を流れるようにする。読み出
し動作の開始時にパルス状のスタート信号電流φ_S
が流され、ゲート３５が電圧状態にスイツチし、
センス・バス電流はゲート３２，３３，センス・
バス・ループ線３１を流れるようになる。しかる
後、センス線のデコード回路、ワード線のデコー
ド回路が、同時に駆動される。ワード線のデコー
ド回路により例えばワード線２２が選択される
と、選択された記憶セル１８，２０それぞれは、
もし２進数の情報“１”を蓄えていれば電圧状態
にスイツチし、センス電流I_Sの流れる電流路はセ
ンス線１５，１６からドライバー・ゲート１３，
１４のゲート電流路に切り替わる。また、もし選
択された記憶セル１８，２０が情報“０”を蓄え
ていれば、センス電流I_Sはセンス線１５，１６を
通り、該記憶セル１８，２０を電圧降下なく流れ
続ける。従つてゲート回路３２，３３の入力線２
４，２５にはそれぞれ、前記記憶セル１８，２０
が情報“１”を含んでいるときにセンス電流I_Sが
入力電流として流れることとなる。また同時にセ
ンス線のデコード回路により、デコード回路の出
力線の一本、例えば出力線１０が選択される。こ
の結果、積のゲート回路３２は選択された記憶セ
ル１８が情報“１”を蓄えている時のみスイツチ
する。このとき、ゲート３３にはデコード回路か
らの出力電流が入力されないので、前記記憶セル
２０の含んでいる情報のいかんにかかわらず、ゲ
ート３３はスイツチしない。以上のように選択さ
れた記憶セル１８に情報“１”が蓄えられていた
時は、ゲート３２がスイツチし、センス・バス電
流I_SBの流れる電流路が、ゲート３５のゲート電
流線およびゲート３６の入力線３７となり、ゲー
ト３６が電圧状態にスイツチする。従つて、ゲー
ト３６が電圧状態にスイツチするか否かで選択さ
れた記憶セルの情報が読み出される。読み出し動
作のサイクル終了時にリセツト信号電流φ_rが流さ
れ、センス・バス電流I_SBはゲート３５のゲート
電流線、ゲート３６の入力線３７からなる電流路
を流れるようになり、またセンス電流I_Sはセンス
線１５，１６を流れるようになり、次の読み出し
動作に備えることとなる。

本実施例の動作におけるスタート信号電流φ_S，
リセツト信号電流φ_r，センス・バス・ループ線３
１を流れる電流I′_SB，センス線のデコード回路出
力線１０を流れる電流I_d，ワード線２２を流れる
ワード電流I_W，センス線１５を流れる電流I′_Sのタ
イミング・チヤートを各々第２図ａ，ｂ，ｄ，
ｅ，ｃに示す。同図ｂ，ｃの実線は記憶セルの情
報“１”を読み出したときの動作、点線は記憶セ
ルの情報“０”を読み出したときの動作を示す。

本実施例では以上の動作説明から明らかな如く
ワード線のデコード回路の出力電流とセンス線の
デコード回路の出力電流との間に流れる順番を設
ける必要がなく、従つて従来例と異なり、前記両
出力電流の流れる順番を設定するタイミング回路
が不要になるという利点、また従来例のように大
きなチツプ占有面積を占めるトランス・フオーマ
を設ける必要がないため回路構成が簡単になると
いう利点を有する。さらに前記両電流間に時間的
なマージを設ける必要がなく、前記両デコード回
路を同時に駆動しても良いため、従来例に比べ大
幅に記憶回路の読み出し時間を短縮できるという
利点を有する。本実施例は従来例と同様直流電源
で動作しながら、以上のような利点を有すること
になる。

（実施例）第３図は本明細書記載の第２の発明の一実施例
を示すための図面である。図において４０，４１
はセンス線のデコード回路の出力線、４２はセン
ス電流供給線、４３，４４はドライバー・ゲー
ト、４５，４６はセンス線、４７〜５０は記憶セ
ル、５１，５２はワード線、５３はドライバー・
ゲートどうしのアイソレーシヨンを図るための抵
抗、５４，５５は入力線、５６はリセツト信号電
流線、５７，５８，５９はゲート電流供給線、６
０，６１は積の論理を行なうゲート回路、６２は
和の論理を行なうゲート回路、６３，６４はそれ
ぞれゲート６０，６１の出力線６５，６６は抵抗
をそれぞれ示す。本実施例において、ゲート４
３，４４は第１のゲート回路に、ゲート６０，６
１は第２のゲート回路に、入力線５４，５５が第
１の入力線に、デコード回路の出力線４０，４１
の一部でゲート６０，６１に入力されている部分
が第２の入力線に、ゲート６２が第３のゲート回
路に各々相当する。本実施例に使用する電流のう
ちI_Sは直流電流、ゲート電流I_gは該記憶回路のク
ロツク・サイクルの始めに零レベルから所定の値
に立ち上げられ、クロツク・サイクルの終わりに
再び零レベルに戻されるパルス電流、またワード
線に流されるワード電流I_W，センス線のデコード
回路の出力電流I_d，リセツト信号電流φ_rはパルス
電流である。

読み出し動作を行なう前の記憶回路のクロツク
サイクル終了時にパルス状のリセツト信号電流を
印加し、ドライバー・ゲート４３，４４にゲート
電流としてセンス電流I_Sが流れていた時は該ゲー
トを電圧状態にスイツチさせ、センス電流I_Sは読
み出し動作前にはセンス線４５，４６に流す。読
み出し動作のクロツク・サイクルの開始時にゲー
ト電流I_gがゲート６０，６１，６２それぞれ流さ
れる。続いてワード線のデコード回路、センス線
のデコード回路が同時に駆動される。ワード線の
デコード回路により、例えばワード線５２が選択
されると選択された記憶セル４８，５０それぞれ
はもし２進数の情報“１”を蓄えていれば電圧状
態にスイツチし、センス電流I_Sの流れる電流路は
センス線４５，４６からドライバー・ゲート４
３，４４のゲート電流路に切り替わる。またもし
選択された記憶セル４８，５０が情報“０”を蓄
えていれば、センス電流I_Sは該記憶セル４８，５
０を電圧降下なく流れ続ける。

従つてゲート回路６０，６１の入力線５４，５
５にはそれぞれ前記記憶セル４８，５０が情報
“１”を蓄えているときにセンス電流I_Sが入力電
流として流れる。一方、センス線のデコード回路
により、デコード回路の出力線の一本、例えば出
力線４０が選択される。この結果、積のゲート回
路６０は選択された記憶セル４８が情報“１”を
蓄えている時のみスイツチする。このときゲート
６１にはデコード回路からの出力電流I_dが入力さ
れないので、記憶セル５０の蓄えている情報のい
かんにかかわらず、ゲート６１はスイツチしな
い。

以上のように選択された記憶セル４８に情報
“１”が蓄えられていた時は、ゲート６０がスイ
ツチしその出力電流が出力線６３を通つて流れ出
し、和の論理ゲート６２に入力され、ゲート６２
がスイツチする。以上の如く、ゲート６２が電圧
状態にスイツチするか否かで、選択された記憶セ
ルの情報が読み出される。読み出し動作のサイク
ルの終了時にはゲート６０，６１，６２のゲート
電流が切られ、各ゲートは零電圧状態にリセツト
する。またリセツト信号電流φ_rがリセツト信号電
流線５６に流され、センス電流I_Sはセンス線４
５，４６を流れるようになり、次の読み出し動作
に備えることとなる。

本実施例の動作におけるゲート電流I_g，リセツ
ト信号電流φ_r，センス線４５を流れる電流I′_S，ワ
ード線５２を流れるワード電流I_W，センス線のデ
コード回路出力線４０を流れる電流I_dのタイミン
グ・チヤートを各々第４図ｂ，ａ，ｃ，ｄ，ｅに
示す。同図ｃの実線は記憶セルの情報“１”を読
み出したときの動作、点線は記憶セルの情報
“０”を読み出したときの動作を示す。

本実施例では以上の動作説明から明らかな如く
ワード線のデコード回路の出力電流とセンス線の
デコード回路の出力電流との間に流れる順番を設
ける必要なく、従つて従来例と異なり、前記両出
力電流の流れる順番を設定するタイミング回路が
不要となるという利点、また従来例のように大き
なチツプ占有面積を占めるトランス・フオーマを
設ける必要がないため回路構成が簡単になるとい
う利点を有する。さらに前記両電流間に時間的な
マージを設ける必要がなく、前記両デコード回路
を同時に駆動して良いため、従来例に比べ、大幅
に記憶回路の読み出し時間を短縮できるという利
点を有する。ただし、本実施例はI_Sには直流電源
が使用できるが、積の論理、和の論理を行なう６
０，６１のゲートは各々のゲートの負荷が抵抗で
あるため、交流電源を用いており、チツプ上に交
流のパルス波形をもつゲート電流を生成する回路
を用いる必要がある。

なお本明細書記載の第１の発明の実施例および
第２の発明の実施例においては量子干渉型のゲー
ト回路を用いたが、文献アプライド・フイズイク
ス・レター誌Vol.40.PP.741〜743に示されている
ような電流注入型の論理ゲートを用いても、また
両者を組み合わせて用いてもよい。また本明細書
記載の第１、第２の発明の実施例では２×２の記
憶セル配列をもつ記憶回路を示したが、もちろ
ん、これに限るものではなく一般にｎ×ｍ（n22，
ｍ≧２）の記憶セル配列をもつ記憶回路にも同様
に適用できる。

【図面の簡単な説明】

第１図は本明細書記載の第１の発明の一実施例
を説明するための図である。１０，１１……センス線デコード回路の出力
線、１２……センス電流供給線、１３，１４……
ドライバー・ゲート、１５，１６……センス線、
１７，１８，１９，２０……記憶セル、２１，２
２……ワード線、２３……抵抗、２４，２５……
入力線、２６……リセツト信号電流線、２７……
リセツト信号電流線、２８……センス・バス電流
供給線、２９……ゲート電流供給線、３０……ス
タート信号電流線、３１……センス・バス・ルー
プ線、３２，３３……積の論理ゲート、３４……
リセツト用ゲート、３５，３６……ゲート、３７
……入力線。第２図ａ，ｂ，ｃ，ｄ，ｅは第１図の実施例の
動作における各電流のタイミング・チヤートを示
したもので、φ_Sはスタート信号電流、φ_rはリセツ
ト信号電流、I′_SBはセンス・バス・ループ線を流
れる電流、I′_Sはセンス線１５を流れる電流、I_dは
デコード回路の出力線１０を流れる電流、I_Wはワ
ード線２２を流れるワード電流である。第３図は本明細書記載の第２の発明の実施例を
説明するための図である。４０，４１……センス線デコード回路の出力
線、４２……センス電流供給線、４３，４４……
ドライバー・ゲート、４５，４６……センス線、
４７，４８，４９，５０……記憶セル、５１，５
２……ワード線、５３……抵抗、５４，５５……
入力線、５６……リセツト信号電流線、５７，５
８，５９……ゲート電流供給線、６０，６１……
積の論理ゲート、６２……和の論理ゲート、６
３，６４……出力線、６５，６６……抵抗。第４図ａ，ｂ，ｃ，ｄ，ｅは第３の実施例の動
作における各電流のタイミング・チヤートを示し
たもので、φ_rはリセツト信号電流、I_gはゲート電
流、I′_Sはセンス線４５を流れる電流、I_Wはワード
線５２を流れるワード電流、I_dはデコード回路の
出力線４０を流れる電流である。第５図はジヨセフソン効果を用いた記憶回路の
読み出し部の従来例を示した回路図である。７０，７１……センス線デコード回路出力線、
７２……センス電流供給線、７３，７４……ドラ
イバー・ゲート、７５，７６……センス線、７
７，７８，７９，８０……記憶セル、８１，８２
……トランスフオーマ、８３，８４……リセツト
用ゲート、８５，８６……リセツト信号電流線、
８７，８８……ジヨセフソン接合、８９，９０，
９１，９２……抵抗、９３……ゲート、９４，９
５……ジヨセフソン接合、９６……インダクタン
ス、９７……ゲート、９８，９９……ジヨセフソ
ン接合、１００……インダクタンス、１０１……
センス・バス・ループ線、１０２……ゲート電流
供給線、１０３……センス・バス供給線、１０４
……スタート信号電流線、１０５……入力線、１
０６，１０７……ゲート、１０８，１０９……ワ
ード線、１１０……抵抗、１１１……リセツト用
ゲート、１１２……リセツト信号電流線。第６図ａ，ｂ，ｃ，ｄ，ｅは第５図の回路の動
作において使用される電流のタイミング・チヤー
トを示したもので、φ_Sはスタート信号電流、φ_rは
リセツト信号電流、I′_SBはセンス・バス・ループ
線１０１を流れる電流、I′_Sはセンス線７５を流れ
る電流、I_Wはワード線１０９を流れるワード電
流、I_circはトランスフオーマ８１の２次側に生ず
る循環電流である。

Claims

【特許請求の範囲】１ジヨセフソン効果を用いた記憶回路におい
て、複数個の記憶セルを直列に結ぶセンス線と第
１のゲート回路のゲート電流線と、積の論理を行
う第２のゲート回路の第１の入力線でループ回路
を形成し、第２のゲート回路の第２の入力線には
デコード回路からの出力線を接続し、前記ループ
回路と第２のゲート回路のゲート電流線を各々独
立に複数個直列に接続し、直列接続された第２の
ゲート回路のゲート電流線と第３のゲート回路の
ゲート電流線と第４のゲート回路の入力線とから
センスバスループ回路を形成したことを特徴とす
る記憶回路。２ジヨセフソン効果を用いた記憶回路におい
て、複数個の記憶セルを直列に結ぶセンス線と第
１のゲート回路のゲート電流線と、積の論理を行
う第２のゲート回路の第１の入力線でループ回路
を形成し、第２のゲート回路の第２の入力線には
デコード回路からの出力線を接続し、前記ループ
回路と第２のゲート回路を複数個設け、複数個の
前記ループ回路は直列に接続され、複数個の第２
のゲート回路の出力線は和の論理を行う第３のゲ
ート回路の入力線に接続されたことを特徴とする
記憶回路。