JPH04277809A - クロック信号制御回路 - Google Patents
クロック信号制御回路Info
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- JPH04277809A JPH04277809A JP3039650A JP3965091A JPH04277809A JP H04277809 A JPH04277809 A JP H04277809A JP 3039650 A JP3039650 A JP 3039650A JP 3965091 A JP3965091 A JP 3965091A JP H04277809 A JPH04277809 A JP H04277809A
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- Japan
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- flip
- flop
- control circuit
- clock signal
- circuit
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- 230000010355 oscillation Effects 0.000 claims abstract description 22
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 230000004043 responsiveness Effects 0.000 abstract description 2
- 230000000087 stabilizing effect Effects 0.000 abstract description 2
- 230000006641 stabilisation Effects 0.000 description 8
- 238000011105 stabilization Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はクロック信号制御回路に
関し、特にクロック信号発生回路を有する集積回路装置
のクロック信号制御回路に関する。
関し、特にクロック信号発生回路を有する集積回路装置
のクロック信号制御回路に関する。
【０００２】
【従来の技術】近年、集積回路技術の進歩により高密度
半導体集積回路（以下ＬＳＩという）のＣＭＯＳ化が急
速に進んでいる。これに伴い、ＣＭＯＳの低消費電力の
特徴を生かすため、ＬＳＩが非動作状態（スタンバイ）
時にはクロック信号発生回路の原発振を停止させ、内部
回路の動作を禁止し、消費電力を極小にする機能のクロ
ック信号制御回路をもつＬＳＩが開発されている。
半導体集積回路（以下ＬＳＩという）のＣＭＯＳ化が急
速に進んでいる。これに伴い、ＣＭＯＳの低消費電力の
特徴を生かすため、ＬＳＩが非動作状態（スタンバイ）
時にはクロック信号発生回路の原発振を停止させ、内部
回路の動作を禁止し、消費電力を極小にする機能のクロ
ック信号制御回路をもつＬＳＩが開発されている。
【０００３】特に、ＣＭＯＳのマイクロコンピュータ（
以下マイコンという）においては、前述のクロック信号
制御機能を備えているものが多い。これらのマイコンで
は、マイコンの命令をユーザプログラムで実行してクロ
ック信号制御回路をスタンバイ状態に設定するのが一般
的である。
以下マイコンという）においては、前述のクロック信号
制御機能を備えているものが多い。これらのマイコンで
は、マイコンの命令をユーザプログラムで実行してクロ
ック信号制御回路をスタンバイ状態に設定するのが一般
的である。
【０００４】これらのＬＳＩは、いろいろな電子機器に
応用されるが、例えばマイコンとゲートアレイのように
複数個用いられることが多い。この場合、それぞれのＬ
ＳＩに共振子を使用することは不経済であるため、発振
回路を備えたＬＳＩであっても、他のＬＳＩからクロッ
クパルスを供給するのが一般的である。
応用されるが、例えばマイコンとゲートアレイのように
複数個用いられることが多い。この場合、それぞれのＬ
ＳＩに共振子を使用することは不経済であるため、発振
回路を備えたＬＳＩであっても、他のＬＳＩからクロッ
クパルスを供給するのが一般的である。
【０００５】従来のクロック信号制御回路は、共振子の
使用を前提して設定されていたスタンバイ状態を解除し
、再動作させる場合には、発振回路の立上り時における
安定時間内では内部回路にクロック信号を供給しないよ
う構成されていた。
使用を前提して設定されていたスタンバイ状態を解除し
、再動作させる場合には、発振回路の立上り時における
安定時間内では内部回路にクロック信号を供給しないよ
う構成されていた。
【０００６】
【発明が解決しようとする課題】この従来のクロック信
号制御回路では、発振回路の立上り時における安定時間
の間はクロック信号を停止するため、共振子を使用せず
外部からクロックパルスの供給を受ける場合においても
、前述の発振安定時間の経過後でないと再動作しないの
で、応答性が悪いという問題点があった。
号制御回路では、発振回路の立上り時における安定時間
の間はクロック信号を停止するため、共振子を使用せず
外部からクロックパルスの供給を受ける場合においても
、前述の発振安定時間の経過後でないと再動作しないの
で、応答性が悪いという問題点があった。
【０００７】本発明の目的は、以上の問題点を解決し、
共振子を使用する場合には発振安定時間を確保でき、外
部からクロック信号の供給を受ける場合には、無駄な待
時間のないようにスタンバイ状態の解除が可能なクロッ
ク信号制御回路を提供することである。
共振子を使用する場合には発振安定時間を確保でき、外
部からクロック信号の供給を受ける場合には、無駄な待
時間のないようにスタンバイ状態の解除が可能なクロッ
ク信号制御回路を提供することである。
【０００８】
【課題を解決するための手段】本発明のクロック信号制
御回路は、共振子を用いる発振回路と前記発振回路の出
力信号にもとずいてクロック信号を発生するクロック信
号発生回路とを備えるクロック信号制御回路において、
外部からの制御信号とリセット信号により制御され前記
発振回路の動作を制御する第一の制御回路と、前記第一
の制御回路により初期化され前記発振回路の出力信号を
計数し予め定めた計数値に達したとき計数信号を出力す
る計数回路と、前記計数信号を制御する第二の制御回路
と、前記第一および第二の制御回路により前記クロック
信号発生回路の動作を制御する第三の制御回路とを備え
て構成されている。
御回路は、共振子を用いる発振回路と前記発振回路の出
力信号にもとずいてクロック信号を発生するクロック信
号発生回路とを備えるクロック信号制御回路において、
外部からの制御信号とリセット信号により制御され前記
発振回路の動作を制御する第一の制御回路と、前記第一
の制御回路により初期化され前記発振回路の出力信号を
計数し予め定めた計数値に達したとき計数信号を出力す
る計数回路と、前記計数信号を制御する第二の制御回路
と、前記第一および第二の制御回路により前記クロック
信号発生回路の動作を制御する第三の制御回路とを備え
て構成されている。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明のクロック信号制御回路の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【００１１】本実施例はマイクロコンピュータ（マイコ
ン）のクロック信号制御回路に適用した例を示す。
ン）のクロック信号制御回路に適用した例を示す。
【００１２】本実施例のクロック信号制御回路は、図１
に示すように、フリップフロップ１，４，５と、発振器
２と、カウンタ３と、クロック信号発生回路６と、イン
バータＡ１と、オアゲートＡ２，Ａ３とを備えて構成さ
れている。
に示すように、フリップフロップ１，４，５と、発振器
２と、カウンタ３と、クロック信号発生回路６と、イン
バータＡ１と、オアゲートＡ２，Ａ３とを備えて構成さ
れている。
【００１３】フリップフロップ１は、ＲＳフリップフロ
ップであり、マイコンのストップ命令信号であるストッ
プ信号Ｓによりセットされ、リセット端子ＴＲから入力
されるローアクティブのリセット信号ＲＩをインバータ
Ａ１により反転したＲによりリセットされ、その出力に
より発振器２の動作を制御する。
ップであり、マイコンのストップ命令信号であるストッ
プ信号Ｓによりセットされ、リセット端子ＴＲから入力
されるローアクティブのリセット信号ＲＩをインバータ
Ａ１により反転したＲによりリセットされ、その出力に
より発振器２の動作を制御する。
【００１４】カウンタ３は、発振器２の発振出力ＯＳＣ
をカウントし、一定時間経過後に所定の計数値に達する
のでオーバフロー信号（ＯＶＦ）を出力する。
をカウントし、一定時間経過後に所定の計数値に達する
のでオーバフロー信号（ＯＶＦ）を出力する。
【００１５】フリップフロップ４は、電源投入時には論
理‘０’に初期化され、特定命令の実行によりセットさ
れるパワーオンフリップフロップ（ＰＯＦ）である。
理‘０’に初期化され、特定命令の実行によりセットさ
れるパワーオンフリップフロップ（ＰＯＦ）である。
【００１６】フリップフロップ５は、セット優先ＲＳフ
リップフロップであり、フリップフロップ１の出力と、
オアゲートＡ３の出力が入力され、その出力によりクロ
ック信号発生回路６の動作を制御する。
リップフロップであり、フリップフロップ１の出力と、
オアゲートＡ３の出力が入力され、その出力によりクロ
ック信号発生回路６の動作を制御する。
【００１７】クロック信号発生回路６は、発振器２の出
力ＯＳＣにもとずいてクロック信号ＣＫ１，ＣＫ２を出
力する。
力ＯＳＣにもとずいてクロック信号ＣＫ１，ＣＫ２を出
力する。
【００１８】次に、本実施例の動作について説明する。
【００１９】図２は本発明の共振子を用いた場合の動作
を説明するためのタイムチャートであり、以下に図１お
よび図２を用いてその動作を説明する。
を説明するためのタイムチャートであり、以下に図１お
よび図２を用いてその動作を説明する。
【００２０】まず、時刻ｔ０で電源が投入され、リセッ
ト信号ＲＩが‘０’になるとフリップフロップ１および
カウンタ３とＬＳＩ内部の論理回路が初期化される。ま
たフリップフロップ４は‘０’となる。フリップフロッ
プ５は‘０’あるいは‘１’どちらであっても、電源投
入時のリセット信号ＲＩは通常発振安定に必要な１０〜
５０ｍｓの間‘０’とするため特に問題はないが、説明
の便宜上‘１’とする。したがって発振器２が発振して
も、クロック信号発生回路６は、停止状態にある。
ト信号ＲＩが‘０’になるとフリップフロップ１および
カウンタ３とＬＳＩ内部の論理回路が初期化される。ま
たフリップフロップ４は‘０’となる。フリップフロッ
プ５は‘０’あるいは‘１’どちらであっても、電源投
入時のリセット信号ＲＩは通常発振安定に必要な１０〜
５０ｍｓの間‘０’とするため特に問題はないが、説明
の便宜上‘１’とする。したがって発振器２が発振して
も、クロック信号発生回路６は、停止状態にある。
【００２１】次に、時刻ｔ１でリセット信号ＲＩが‘１
’になるが、フリップフロップ５の出力は‘１’のため
クロック信号ＣＫ１，ＣＫ２は出力されない。
’になるが、フリップフロップ５の出力は‘１’のため
クロック信号ＣＫ１，ＣＫ２は出力されない。
【００２２】時刻ｔ２でカウンタ３のＯＶＦ信号が出力
されると、オアゲートＡ３が‘１’となりフリップフロ
ップ５がリセットされるためクロック信号ＣＫ１，ＣＫ
２が出力され、ＬＳＩの内部動作が開始する。
されると、オアゲートＡ３が‘１’となりフリップフロ
ップ５がリセットされるためクロック信号ＣＫ１，ＣＫ
２が出力され、ＬＳＩの内部動作が開始する。
【００２３】時刻ｔ３においてストップ信号Ｓが入力さ
れると、フリップフロップ１および５がセットされ、発
振器２が停止し、カウンタ３が初期化されるとともにク
ロック信号ＣＫ１，ＣＫ２が停止する。このためＬＳＩ
の消費電力が極小となる。
れると、フリップフロップ１および５がセットされ、発
振器２が停止し、カウンタ３が初期化されるとともにク
ロック信号ＣＫ１，ＣＫ２が停止する。このためＬＳＩ
の消費電力が極小となる。
【００２４】時刻ｔ４でリセット信号ＲＩが‘０’にな
ると、フリップフロップ１がリセットされ発振器２が動
作する。リセット信号ＲＩが‘１’になるとカウンタ３
が動作し所定の数、すなわち、時間をカウント後時刻ｔ
５でＯＶＦ信号を出力し、フリップフロップ５がリセッ
トされクロック信号ＣＫ１，ＣＫ２が出力される。
ると、フリップフロップ１がリセットされ発振器２が動
作する。リセット信号ＲＩが‘１’になるとカウンタ３
が動作し所定の数、すなわち、時間をカウント後時刻ｔ
５でＯＶＦ信号を出力し、フリップフロップ５がリセッ
トされクロック信号ＣＫ１，ＣＫ２が出力される。
【００２５】このように、フリップフロップ４の出力Ｐ
ＯＦを‘０’にしておくことにより共振子を用いた場合
の発振安定時間の確保が可能であり、したがってＬＳＩ
の確実な動作が可能である。
ＯＦを‘０’にしておくことにより共振子を用いた場合
の発振安定時間の確保が可能であり、したがってＬＳＩ
の確実な動作が可能である。
【００２６】次に、図３を用い外部からクロックパルス
の供給を受ける場合について説明する。
の供給を受ける場合について説明する。
【００２７】ここでは、前述の図２との相違点のみを説
明する。まず、時刻ｔ６でフリップフロップ４を命令信
号によりセットする。
明する。まず、時刻ｔ６でフリップフロップ４を命令信
号によりセットする。
【００２８】次にｔ７でスタンバイ状態に設定するため
、ストップ信号Ｓを出力すると、フリップフロップ１，
５がセットされ、発振器２の出力ＯＳＣおよびクロック
信号ＣＫ１，ＣＫ２が停止し、消費電力が極小となる。 ここでフリップフロップ４の出力ＰＯＦは‘１’、オア
ゲートＡ３の出力も‘１’であるが、フリップフロップ
５の出力はセット優先のため‘１’のままである。
、ストップ信号Ｓを出力すると、フリップフロップ１，
５がセットされ、発振器２の出力ＯＳＣおよびクロック
信号ＣＫ１，ＣＫ２が停止し、消費電力が極小となる。 ここでフリップフロップ４の出力ＰＯＦは‘１’、オア
ゲートＡ３の出力も‘１’であるが、フリップフロップ
５の出力はセット優先のため‘１’のままである。
【００２９】時刻ｔ８でリセット信号ＲＩが‘０’とな
ると、フリップフロップ１，５の出力がすぐに‘０’と
なり、発振器２およびクロック信号発生回路６が動作し
てクロック信号ＣＫ１，ＣＫ２を出力する。このため、
無駄な発振安定時間がなく、リセット信号ＲＩが‘１’
となると、直ちにＬＳＩの内部動作が有効となる。
ると、フリップフロップ１，５の出力がすぐに‘０’と
なり、発振器２およびクロック信号発生回路６が動作し
てクロック信号ＣＫ１，ＣＫ２を出力する。このため、
無駄な発振安定時間がなく、リセット信号ＲＩが‘１’
となると、直ちにＬＳＩの内部動作が有効となる。
【００３０】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。
明は上記実施例に限られることなく種々の変形が可能で
ある。
【００３１】たとえば、電源投入時に論理‘０’に初期
化されるパワーオンフリップフロップの代りに、予め出
力論理値を外部からクロックパルスの供給を受ける場合
には‘１’に、また、共振子を用いる場合には‘０’に
フォトマスクでそれぞれ設定したＲＯＭを用いても、本
発明の主旨を逸脱しない限り適用できることは勿論であ
る。
化されるパワーオンフリップフロップの代りに、予め出
力論理値を外部からクロックパルスの供給を受ける場合
には‘１’に、また、共振子を用いる場合には‘０’に
フォトマスクでそれぞれ設定したＲＯＭを用いても、本
発明の主旨を逸脱しない限り適用できることは勿論であ
る。
【００３２】
【発明の効果】以上説明したように、本発明のクロック
信号制御回路は、共振子を用いた場合の発振回路の立上
り時の安定時間を確保するとともに、外部からのクロッ
クパルスの供給を受ける場合には、発振安定のための無
駄な待時間を削除し、応答性を向上できるという効果が
ある。
信号制御回路は、共振子を用いた場合の発振回路の立上
り時の安定時間を確保するとともに、外部からのクロッ
クパルスの供給を受ける場合には、発振安定のための無
駄な待時間を削除し、応答性を向上できるという効果が
ある。
【図１】本発明のクロック信号制御回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】本実施例のクロック信号制御回路における共振
器を用いた場合の動作の一例を示すタイムチャートであ
る。
器を用いた場合の動作の一例を示すタイムチャートであ
る。
【図３】本実施例のクロック信号制御回路における外部
からクロックパルスの供給を受けた場合の動作の一例を
示すタイムチャートである。
からクロックパルスの供給を受けた場合の動作の一例を
示すタイムチャートである。
１，４，５ フリップフロップ
２ 発振器
３ カウンタ
６ クロック信号発生回路
Ａ１ インバータ
Ａ２，Ａ３ オアゲート
Claims (1)
- 【請求項１】 共振子を用いる発振回路と前記発振回
路の出力信号にもとずいてクロック信号を発生するクロ
ック信号発生回路とを備えるクロック信号制御回路にお
いて、外部からの制御信号とリセット信号により制御さ
れ前記発振回路の動作を制御する第一の制御回路と、前
記第一の制御回路により初期化され前記発振回路の出力
信号を計数し予め定めた計数値に達したとき計数信号を
出力する計数回路と、前記計数信号を制御する第二の制
御回路と、前記第一および第二の制御回路により前記ク
ロック信号発生回路の動作を制御する第三の制御回路と
を備えることを特徴とするクロック信号制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039650A JP2738159B2 (ja) | 1991-03-06 | 1991-03-06 | クロック信号制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039650A JP2738159B2 (ja) | 1991-03-06 | 1991-03-06 | クロック信号制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04277809A true JPH04277809A (ja) | 1992-10-02 |
| JP2738159B2 JP2738159B2 (ja) | 1998-04-08 |
Family
ID=12558961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039650A Expired - Lifetime JP2738159B2 (ja) | 1991-03-06 | 1991-03-06 | クロック信号制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738159B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2789257A1 (fr) * | 1999-02-02 | 2000-08-04 | Schneider Electric Sa | Dispositif transducteur a circuit oscillant |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228725A (ja) * | 1985-04-03 | 1986-10-11 | Nec Corp | 集積回路装置 |
-
1991
- 1991-03-06 JP JP3039650A patent/JP2738159B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228725A (ja) * | 1985-04-03 | 1986-10-11 | Nec Corp | 集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2789257A1 (fr) * | 1999-02-02 | 2000-08-04 | Schneider Electric Sa | Dispositif transducteur a circuit oscillant |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2738159B2 (ja) | 1998-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971216 |