JPH04288653A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH04288653A JPH04288653A JP3023076A JP2307691A JPH04288653A JP H04288653 A JPH04288653 A JP H04288653A JP 3023076 A JP3023076 A JP 3023076A JP 2307691 A JP2307691 A JP 2307691A JP H04288653 A JPH04288653 A JP H04288653A
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- JP
- Japan
- Prior art keywords
- memory
- dmac
- address
- bus
- local
- Prior art date
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- Pending
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- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はメモリ，周辺装置間の
データ転送を直接行うＤＭＡ機能を有するマイクロコン
ピュータに関する。
データ転送を直接行うＤＭＡ機能を有するマイクロコン
ピュータに関する。
【０００２】
【従来の技術】図３は従来のＤＭＡ機能を有するマイク
ロコンピュータの内部を示すブロック図である。
ロコンピュータの内部を示すブロック図である。
【０００３】同図に示すように、ＣＰＵ１，メモリ２，
入出力装置３（以下、「Ｉ／Ｏ」という）及びＤＭＡコ
ントローラ４（以下、「ＤＭＡＣ」という）がそれぞれ
共通にデータバス１１及びアドレスバス１２に接続され
ている。ＤＭＡＣ４はＣＰＵ１の指示に従い後述するＤ
ＭＡ転送の制御を行う。
入出力装置３（以下、「Ｉ／Ｏ」という）及びＤＭＡコ
ントローラ４（以下、「ＤＭＡＣ」という）がそれぞれ
共通にデータバス１１及びアドレスバス１２に接続され
ている。ＤＭＡＣ４はＣＰＵ１の指示に従い後述するＤ
ＭＡ転送の制御を行う。
【０００４】このような構成において、Ｉ／Ｏ３からメ
モリ２へのデータのＤＭＡ転送は、以下に示すように行
われる。
モリ２へのデータのＤＭＡ転送は、以下に示すように行
われる。
【０００５】まず、ＣＰＵ１がＤＭＡ転送を指示する制
御信号Ｓ１をＤＭＡＣ４に出力する。さらに、ＣＰＵ１
はアドレスバス１２を介してメモリ２の転送先アドレス
、Ｉ／Ｏ３の転送元アドレスを順次、ＤＭＡＣ４に出力
する。
御信号Ｓ１をＤＭＡＣ４に出力する。さらに、ＣＰＵ１
はアドレスバス１２を介してメモリ２の転送先アドレス
、Ｉ／Ｏ３の転送元アドレスを順次、ＤＭＡＣ４に出力
する。
【０００６】これを受けたＤＭＡＣ４は、アドレスバス
１２を介してＩ／Ｏ３に転送元アドレスを出力した後、
Ｉ／Ｏ３から出力されたデータをデータバス１１を介し
て内部のレジスタに取り込む。
１２を介してＩ／Ｏ３に転送元アドレスを出力した後、
Ｉ／Ｏ３から出力されたデータをデータバス１１を介し
て内部のレジスタに取り込む。
【０００７】その後、アドレスバス１２を介してメモリ
２に転送先アドレスを出力した後、メモリ２に内部のレ
ジスタに格納したデータをデータバス１１を介してメモ
リ２の転送先アドレスに転送する。
２に転送先アドレスを出力した後、メモリ２に内部のレ
ジスタに格納したデータをデータバス１１を介してメモ
リ２の転送先アドレスに転送する。
【０００８】一方、メモリ２からＩ／Ｏ３へのＤＭＡ転
送も同様にして、メモリ２における転送元アドレスの格
納データをＤＭＡＣ４の内部レジスタに転送した後、Ｄ
ＭＡＣ４の内部レジスタに格納したデータをＩ／Ｏ３の
転送先アドレスに出力する。
送も同様にして、メモリ２における転送元アドレスの格
納データをＤＭＡＣ４の内部レジスタに転送した後、Ｄ
ＭＡＣ４の内部レジスタに格納したデータをＩ／Ｏ３の
転送先アドレスに出力する。
【０００９】このように、ＤＭＡＣ４の制御下でメモリ
２とＩ／Ｏ３との直接データ転送を行うＤＭＡ機能を備
えることにより、その間、ＣＰＵ１は他の処理を実行す
ることができるため、ＣＰＵ１の有効利用が図れる。
２とＩ／Ｏ３との直接データ転送を行うＤＭＡ機能を備
えることにより、その間、ＣＰＵ１は他の処理を実行す
ることができるため、ＣＰＵ１の有効利用が図れる。
【００１０】
【発明が解決しようとする課題】従来のＤＭＡ機能を有
するマイクロコンピュータは以上のように構成されてお
り、メモリ２，Ｉ／Ｏ３間のＤＭＡ転送は、転送元から
ＤＭＡＣ４の内部レジスタに一旦データ転送した後、Ｄ
ＭＡＣ４の内部レジスタから転送先にデータ転送すると
いう２メモリサイクルで行われていた。
するマイクロコンピュータは以上のように構成されてお
り、メモリ２，Ｉ／Ｏ３間のＤＭＡ転送は、転送元から
ＤＭＡＣ４の内部レジスタに一旦データ転送した後、Ｄ
ＭＡＣ４の内部レジスタから転送先にデータ転送すると
いう２メモリサイクルで行われていた。
【００１１】ＤＭＡ転送実行中はデータバス１１が占有
され、ＤＭＡ転送時間が長いとその間ＣＰＵ１はデータ
バス１１を利用する処理を行うことができないため、マ
イクロコンピュータシステム全体の処理速度が遅くなる
という問題点があった。
され、ＤＭＡ転送時間が長いとその間ＣＰＵ１はデータ
バス１１を利用する処理を行うことができないため、マ
イクロコンピュータシステム全体の処理速度が遅くなる
という問題点があった。
【００１２】この発明は上記問題点を解決するためにな
されたもので、ＤＭＡ転送時間の短縮化を図ったマイク
ロコンピュータを得ることを目的とする。
されたもので、ＤＭＡ転送時間の短縮化を図ったマイク
ロコンピュータを得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明にかかるマイク
ロコンピュータは、メモリ，周辺装置間のデータ転送を
直接行うＤＭＡ機能を有しており、ＣＰＵと、前記メモ
リ及び前記周辺装置に共通に接続されたデータバスと、
前記メモリに接続された第１のアドレスバスと、前記第
１のアドレスバスと独立して前記周辺装置に接続された
第２のアドレスバスと、前記ＣＰＵの命令に従い前記第
１のアドレスバスを介して前記メモリのアドレス指定を
行う第１のＤＭＡ制御部と、前記ＣＰＵの命令に従い前
記第１のＤＭＡ制御部のアドレス指定と同期して、前記
第２のアドレスバスを介して前記周辺装置のアドレス指
定を行う第２のＤＭＡ制御部とを備えて構成されている
。
ロコンピュータは、メモリ，周辺装置間のデータ転送を
直接行うＤＭＡ機能を有しており、ＣＰＵと、前記メモ
リ及び前記周辺装置に共通に接続されたデータバスと、
前記メモリに接続された第１のアドレスバスと、前記第
１のアドレスバスと独立して前記周辺装置に接続された
第２のアドレスバスと、前記ＣＰＵの命令に従い前記第
１のアドレスバスを介して前記メモリのアドレス指定を
行う第１のＤＭＡ制御部と、前記ＣＰＵの命令に従い前
記第１のＤＭＡ制御部のアドレス指定と同期して、前記
第２のアドレスバスを介して前記周辺装置のアドレス指
定を行う第２のＤＭＡ制御部とを備えて構成されている
。
【００１４】
【作用】この発明においては、第１のＤＭＡ制御部はＣ
ＰＵの命令に従い第１のアドレスバスを介してメモリの
アドレス指定を行い、第２のＤＭＡ制御部は第１のＤＭ
Ａ制御部のアドレス指定と同期して、第２のアドレスバ
スを介して周辺装置のアドレス指定を行っているため、
ＤＭＡ転送時において、メモリと周辺装置とのアドレス
指定が同時に行える。
ＰＵの命令に従い第１のアドレスバスを介してメモリの
アドレス指定を行い、第２のＤＭＡ制御部は第１のＤＭ
Ａ制御部のアドレス指定と同期して、第２のアドレスバ
スを介して周辺装置のアドレス指定を行っているため、
ＤＭＡ転送時において、メモリと周辺装置とのアドレス
指定が同時に行える。
【００１５】
【実施例】図１はこの発明の一実施例であるＤＭＡ転送
機能を有するマイクロコンピュータの内部構成を示すブ
ロック図である。
機能を有するマイクロコンピュータの内部構成を示すブ
ロック図である。
【００１６】同図に示すように、ＣＰＵ１及びメモリ２
がそれぞれ共通にデータバス１１及びメインアドレスバ
ス２１に接続されている。そして、メインＤＭＡＣ５が
メインアドレスバス２１に接続されている。
がそれぞれ共通にデータバス１１及びメインアドレスバ
ス２１に接続されている。そして、メインＤＭＡＣ５が
メインアドレスバス２１に接続されている。
【００１７】一方、Ｉ／Ｏ３及びローカルＤＭＡＣ６が
それぞれ共通にデータバス１１及びローカルアドレスバ
ス２２に接続されている。なお、通常と異なり、ローカ
ルＤＭＡＣ６のアドレス端子にデータバス１１が接続さ
れており、単方向（データバス１１→ローカルＤＭＡＣ
６）のみ有効である。
それぞれ共通にデータバス１１及びローカルアドレスバ
ス２２に接続されている。なお、通常と異なり、ローカ
ルＤＭＡＣ６のアドレス端子にデータバス１１が接続さ
れており、単方向（データバス１１→ローカルＤＭＡＣ
６）のみ有効である。
【００１８】メインＤＭＡＣ５及びローカルＤＭＡＣ６
はＣＰＵ１の指示に従い、互いに協調してメモリ２，Ｉ
／Ｏ３間のＤＭＡ転送の制御を行う。この際、メモリ２
へのアドレス指定はメインＤＭＡＣ５によりメインアド
レスバス２１を介して行われ、Ｉ／Ｏ３へのアドレス指
定はローカルＤＭＡＣ６によりローカルアドレスバス２
２を介して、メインＤＭＡＣ５によるメモリ２へのアド
レス指定と同期して行われる。
はＣＰＵ１の指示に従い、互いに協調してメモリ２，Ｉ
／Ｏ３間のＤＭＡ転送の制御を行う。この際、メモリ２
へのアドレス指定はメインＤＭＡＣ５によりメインアド
レスバス２１を介して行われ、Ｉ／Ｏ３へのアドレス指
定はローカルＤＭＡＣ６によりローカルアドレスバス２
２を介して、メインＤＭＡＣ５によるメモリ２へのアド
レス指定と同期して行われる。
【００１９】このような構成において、Ｉ／Ｏ３からメ
モリ２へのデータのＤＭＡ転送は、以下に示すように行
われる。
モリ２へのデータのＤＭＡ転送は、以下に示すように行
われる。
【００２０】まず、ＣＰＵ１がＤＭＡ転送を指示する制
御信号Ｓ１をメインＤＭＡＣ５及びローカルＤＭＡＣ６
に出力する。さらに、ＣＰＵ１はメインアドレスバス２
１を介してメモリ２の転送先アドレスをＤＭＡＣ５に出
力するとともに、データバス１１を介してＩ／Ｏ３の転
送元アドレスをローカルＤＭＡＣ６に出力する。
御信号Ｓ１をメインＤＭＡＣ５及びローカルＤＭＡＣ６
に出力する。さらに、ＣＰＵ１はメインアドレスバス２
１を介してメモリ２の転送先アドレスをＤＭＡＣ５に出
力するとともに、データバス１１を介してＩ／Ｏ３の転
送元アドレスをローカルＤＭＡＣ６に出力する。
【００２１】これを受けたメインＤＭＡＣ５はアドレス
バス２１を介してメモリ２に転送先アドレスを出力し、
これと同期してローカルＤＭＡＣ６によりローカルアド
レスバス２２を介してＩ／Ｏ３に転送元アドレスを出力
する。
バス２１を介してメモリ２に転送先アドレスを出力し、
これと同期してローカルＤＭＡＣ６によりローカルアド
レスバス２２を介してＩ／Ｏ３に転送元アドレスを出力
する。
【００２２】その結果、メモリ２，Ｉ／Ｏ３間のＤＭＡ
転送時において、Ｉ／Ｏ３の転送元アドレスの指定とメ
モリ２の転送先アドレスの指定が同時に行われるため、
メインＤＭＡＣ５あるいはローカルＤＭＡＣ６の内部レ
ジスタ等に一時的に転送することなく、Ｉ／Ｏ３から出
力されたデータがデータバス１１を介して１メモリサイ
クルでメモリ２の転送先アドレスに転送される。
転送時において、Ｉ／Ｏ３の転送元アドレスの指定とメ
モリ２の転送先アドレスの指定が同時に行われるため、
メインＤＭＡＣ５あるいはローカルＤＭＡＣ６の内部レ
ジスタ等に一時的に転送することなく、Ｉ／Ｏ３から出
力されたデータがデータバス１１を介して１メモリサイ
クルでメモリ２の転送先アドレスに転送される。
【００２３】また、メモリ２からＩ／Ｏ３へのＤＭＡ転
送も同様に、メインＤＭＡＣ５及びローカルＤＭＡＣ６
の制御下で、メモリ２への転送元アドレスの指定がメイ
ンＤＭＡＣ５によりメインアドレスバス２１を介して行
われ、これと同期して、Ｉ／Ｏ４への転送先アドレスの
指定がローカルＤＭＡＣ６によりローカルアドレスバス
２２を介して行われることにより、メモリ２における転
送元アドレスの格納データが１メモリサイクルでＩ／Ｏ
３の転送先アドレスに転送される。
送も同様に、メインＤＭＡＣ５及びローカルＤＭＡＣ６
の制御下で、メモリ２への転送元アドレスの指定がメイ
ンＤＭＡＣ５によりメインアドレスバス２１を介して行
われ、これと同期して、Ｉ／Ｏ４への転送先アドレスの
指定がローカルＤＭＡＣ６によりローカルアドレスバス
２２を介して行われることにより、メモリ２における転
送元アドレスの格納データが１メモリサイクルでＩ／Ｏ
３の転送先アドレスに転送される。
【００２４】このように、メインＤＭＡＣ５及びローカ
ルＤＭＡＣ６の制御下でメモリ２とＩ／Ｏ３とのデータ
のＤＭＡ転送を行うことにより、一旦、ＤＭＡＣ内部の
レジスタ等に一時的に格納することなく１メモリサイク
ルでＤＭＡ転送を行うことができる。その結果、１メモ
リサイクル分ＤＭＡ転送時間を短縮でき、ＤＭＡ転送に
よりデータバス１１が占有される時間を短縮できる分マ
イクロコンピュータシステム全体の処理速度を向上させ
ることができる。
ルＤＭＡＣ６の制御下でメモリ２とＩ／Ｏ３とのデータ
のＤＭＡ転送を行うことにより、一旦、ＤＭＡＣ内部の
レジスタ等に一時的に格納することなく１メモリサイク
ルでＤＭＡ転送を行うことができる。その結果、１メモ
リサイクル分ＤＭＡ転送時間を短縮でき、ＤＭＡ転送に
よりデータバス１１が占有される時間を短縮できる分マ
イクロコンピュータシステム全体の処理速度を向上させ
ることができる。
【００２５】図２はこの発明の他の実施例であるＤＭＡ
転送機能を有するマイクロコンピュータの内部構成を示
すブロック図である。
転送機能を有するマイクロコンピュータの内部構成を示
すブロック図である。
【００２６】同図に示すように、ＣＰＵ１及びメモリ２
がそれぞれ共通にメインデータバス１３及びメインアド
レスバス２１に接続されている。そして、メインＤＭＡ
Ｃ５がメインアドレスバス２１に接続されている。
がそれぞれ共通にメインデータバス１３及びメインアド
レスバス２１に接続されている。そして、メインＤＭＡ
Ｃ５がメインアドレスバス２１に接続されている。
【００２７】一方、Ｉ／Ｏ３及びローカルＤＭＡＣ６が
それぞれ共通にローカルデータバス１４及びローカルア
ドレスバス２２に接続されている。なお、ローカルＤＭ
ＡＣ６のアドレス端子にローカルデータバス１４が接続
されており、単方向（ローカルデータバス１４→ローカ
ルＤＭＡＣ６）のみ有効である。
それぞれ共通にローカルデータバス１４及びローカルア
ドレスバス２２に接続されている。なお、ローカルＤＭ
ＡＣ６のアドレス端子にローカルデータバス１４が接続
されており、単方向（ローカルデータバス１４→ローカ
ルＤＭＡＣ６）のみ有効である。
【００２８】そして、メインアドレスバス１３，ローカ
ルアドレスバス１４間にバススイッチ１５を設けている
。このバススイッチ１５を導通状態にすると、図１で示
した構成と等価にできる。
ルアドレスバス１４間にバススイッチ１５を設けている
。このバススイッチ１５を導通状態にすると、図１で示
した構成と等価にできる。
【００２９】一方、バススイッチ１５を非道通状態にす
ることによりメモリ２側とＩ／Ｏ３側とでアドレスバス
に加えデータバスも独立させることができ、例えば、Ｉ
／Ｏ３側にサブのＣＰＵが存在する場合、メインのＣＰ
Ｕ１とサブのＣＰＵとでそれぞれ独立してアドレスバス
及びデータバスを利用することができ、マイクロコンピ
ュータシステムの利用効率の向上が図れる。
ることによりメモリ２側とＩ／Ｏ３側とでアドレスバス
に加えデータバスも独立させることができ、例えば、Ｉ
／Ｏ３側にサブのＣＰＵが存在する場合、メインのＣＰ
Ｕ１とサブのＣＰＵとでそれぞれ独立してアドレスバス
及びデータバスを利用することができ、マイクロコンピ
ュータシステムの利用効率の向上が図れる。
【００３０】
【発明の効果】以上説明したように、この発明によれば
、第１のＤＭＡ制御部により、第１のアドレスバスを介
してメモリのアドレス指定を行い、第２のＤＭＡ制御部
により第１のＤＭＡ制御部のメモリへのアドレス指定と
同期して、第２のアドレスバスを介して周辺装置のアド
レス指定を行っているため、ＤＭＡ転送時において、メ
モリと周辺装置とのアドレス指定が同時に行える。
、第１のＤＭＡ制御部により、第１のアドレスバスを介
してメモリのアドレス指定を行い、第２のＤＭＡ制御部
により第１のＤＭＡ制御部のメモリへのアドレス指定と
同期して、第２のアドレスバスを介して周辺装置のアド
レス指定を行っているため、ＤＭＡ転送時において、メ
モリと周辺装置とのアドレス指定が同時に行える。
【００３１】その結果、一旦、レジスタ等の一時記憶装
置に中間転送することなく、メモリ，周辺装置間のＤＭ
Ａ転送がデータバスを介して１メモリサイクルで行われ
るため、ＤＭＡ転送時間を大幅に短縮することができる
。
置に中間転送することなく、メモリ，周辺装置間のＤＭ
Ａ転送がデータバスを介して１メモリサイクルで行われ
るため、ＤＭＡ転送時間を大幅に短縮することができる
。
【図１】この発明の一実施例であるＤＭＡ転送機能を有
するマイクロコンピュータの内部構成を示すブロック図
である。
するマイクロコンピュータの内部構成を示すブロック図
である。
【図２】この発明の他の実施例であるＤＭＡ転送機能を
有するマイクロコンピュータの内部構成を示すブロック
図である。
有するマイクロコンピュータの内部構成を示すブロック
図である。
【図３】従来のＤＭＡ転送機能を有するマイクロコンピ
ュータの内部構成を示すブロック図である。
ュータの内部構成を示すブロック図である。
１ ＣＰＵ
２ メモリ
３ Ｉ／Ｏ
５ メインＤＭＡＣ
６ ローカルＤＭＡＣ
１１ データバス
１３ メインデータバス
１４ ローカルデータバス
１５ バススイッチ
２１ メインアドレスバス
２２ ローカルアドレスバス
Claims (1)
- 【請求項１】 メモリ，周辺装置間のデータ転送
を直接行うＤＭＡ機能を有するマイクロコンピュータで
あって、ＣＰＵと、前記メモリ及び前記周辺装置に共通
に接続されたデータバスと、前記メモリに接続された第
１のアドレスバスと、前記第１のアドレスバスと独立し
て、前記周辺装置に接続された第２のアドレスバスと、
前記ＣＰＵの命令に従い前記第１のアドレスバスを介し
て前記メモリのアドレス指定を行う第１のＤＭＡ制御部
と、前記ＣＰＵの命令に従い前記第１のＤＭＡ制御部の
アドレス指定と同期して、前記第２のアドレスバスを介
して前記周辺装置のアドレス指定を行う第２のＤＭＡ制
御部とを備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023076A JPH04288653A (ja) | 1991-02-18 | 1991-02-18 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023076A JPH04288653A (ja) | 1991-02-18 | 1991-02-18 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288653A true JPH04288653A (ja) | 1992-10-13 |
Family
ID=12100316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3023076A Pending JPH04288653A (ja) | 1991-02-18 | 1991-02-18 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288653A (ja) |
-
1991
- 1991-02-18 JP JP3023076A patent/JPH04288653A/ja active Pending
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