JPH04290473A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04290473A JPH04290473A JP5482991A JP5482991A JPH04290473A JP H04290473 A JPH04290473 A JP H04290473A JP 5482991 A JP5482991 A JP 5482991A JP 5482991 A JP5482991 A JP 5482991A JP H04290473 A JPH04290473 A JP H04290473A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に２つの
ゲートを有するデュアルゲートＭＯＳＦＥＴの製造方法
に関する。デュアルゲートＭＯＳＦＥＴは、ひとつのチ
ャネル領域にバックゲートとフロントゲートという２つ
のゲートを設けたもので、（１） ゲート容量の増大に
よりスイッチング特性が向上する、（２） チャネル電
位の制御性が向上するので短チャネル効果を抑制できる
、（３） チャネル領域が完全に反転するので電流駆動
力が向上する、等の利点を有している。
ゲートを有するデュアルゲートＭＯＳＦＥＴの製造方法
に関する。デュアルゲートＭＯＳＦＥＴは、ひとつのチ
ャネル領域にバックゲートとフロントゲートという２つ
のゲートを設けたもので、（１） ゲート容量の増大に
よりスイッチング特性が向上する、（２） チャネル電
位の制御性が向上するので短チャネル効果を抑制できる
、（３） チャネル領域が完全に反転するので電流駆動
力が向上する、等の利点を有している。
【０００２】
【従来の技術】従来の張り合わせ法を用いて形成したデ
ュアルゲートＭＯＳＦＥＴを図４に示す。素子領域とな
るシリコン層２０上面にはゲート絶縁膜２１を介してフ
ロントゲート電極２２が形成され、シリコン層２０下面
にはゲート絶縁膜２３を介してバックゲート電極２４が
形成されている。シリコン層２０のフロントゲート電極
２２下のチャネル領域を挟んでソース領域２５とドレイ
ン領域２６が形成されている。
ュアルゲートＭＯＳＦＥＴを図４に示す。素子領域とな
るシリコン層２０上面にはゲート絶縁膜２１を介してフ
ロントゲート電極２２が形成され、シリコン層２０下面
にはゲート絶縁膜２３を介してバックゲート電極２４が
形成されている。シリコン層２０のフロントゲート電極
２２下のチャネル領域を挟んでソース領域２５とドレイ
ン領域２６が形成されている。
【０００３】従来の製造方法では、フロントゲート電極
２２とバックゲート電極２４のパターンニングは、シリ
コン層２０となるシリコン基板の前面と背面で独立に行
われるため、正確に位置合せすることができない。この
ため、フロントゲート電極２２とバックゲート電極２４
の相対的な位置ずれによる動作不良を防ぐため、図４に
示すように、バックゲート電極２４をフロントゲート電
極２２より少し大きめに設計していた。
２２とバックゲート電極２４のパターンニングは、シリ
コン層２０となるシリコン基板の前面と背面で独立に行
われるため、正確に位置合せすることができない。この
ため、フロントゲート電極２２とバックゲート電極２４
の相対的な位置ずれによる動作不良を防ぐため、図４に
示すように、バックゲート電極２４をフロントゲート電
極２２より少し大きめに設計していた。
【０００４】
【発明が解決しようとする課題】しかしながら、バック
ゲート電極２４がフロントゲート電極２２より大きいと
、図４に示すように、バックゲート電極２４とソース領
域２５の間やバックゲート電極２４とドレイン領域２６
の間に寄生容量Ｃ１、Ｃ２が発生し、回路遅延を大きく
すると共に、電界集中によりキャリアが発生し、素子特
性が劣化するという問題があった。
ゲート電極２４がフロントゲート電極２２より大きいと
、図４に示すように、バックゲート電極２４とソース領
域２５の間やバックゲート電極２４とドレイン領域２６
の間に寄生容量Ｃ１、Ｃ２が発生し、回路遅延を大きく
すると共に、電界集中によりキャリアが発生し、素子特
性が劣化するという問題があった。
【０００５】本発明の目的は、デュアルゲートＭＯＳＦ
ＥＴにおけるフロントゲート電極とバックゲート電極を
相対的に位置ずれすることなく形成することができ、寄
生容量が発生することのない半導体装置の製造方法を提
供することにある。
ＥＴにおけるフロントゲート電極とバックゲート電極を
相対的に位置ずれすることなく形成することができ、寄
生容量が発生することのない半導体装置の製造方法を提
供することにある。
【０００６】
【課題を解決するための手段】上記目的は、半導体基板
上に第１ゲート絶縁膜を形成する工程と、前記第１ゲー
ト絶縁膜上に第１ゲート電極層を形成する工程と、前記
第１ゲート電極層上に遮光性膜を形成する工程と、前記
遮光性膜、前記第１ゲート電極層及び前記第１ゲート絶
縁膜を所定形状にパターンニングし、前記半導体基板上
に第１ゲート部を形成する工程と、前記半導体基板及び
前記第１ゲート部上に絶縁膜を形成して全体を平坦化す
る工程と、平坦化された前記絶縁膜上に透明基板を張り
合わせる工程と、前記半導体基板を裏面から研磨して半
導体素子層を形成する工程と、前記半導体素子層上に第
２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁
膜上に第２ゲート電極層を形成する工程と、前記第２ゲ
ート電極層上にポジティブレジスト膜を形成する工程と
、前記透明基板側から光を照射し前記第１ゲート部の前
記遮光性膜をマスクとし前記ポジティブレジスト膜を露
光してパターニングする工程と、パターニングされた前
記ポジティブレジスト膜をマスクとして前記第２ゲート
電極層及び前記第２ゲート絶縁膜をエッチングし、第２
ゲート部を形成する工程とを有することを特徴とする半
導体装置の製造方法によって達成される。
上に第１ゲート絶縁膜を形成する工程と、前記第１ゲー
ト絶縁膜上に第１ゲート電極層を形成する工程と、前記
第１ゲート電極層上に遮光性膜を形成する工程と、前記
遮光性膜、前記第１ゲート電極層及び前記第１ゲート絶
縁膜を所定形状にパターンニングし、前記半導体基板上
に第１ゲート部を形成する工程と、前記半導体基板及び
前記第１ゲート部上に絶縁膜を形成して全体を平坦化す
る工程と、平坦化された前記絶縁膜上に透明基板を張り
合わせる工程と、前記半導体基板を裏面から研磨して半
導体素子層を形成する工程と、前記半導体素子層上に第
２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁
膜上に第２ゲート電極層を形成する工程と、前記第２ゲ
ート電極層上にポジティブレジスト膜を形成する工程と
、前記透明基板側から光を照射し前記第１ゲート部の前
記遮光性膜をマスクとし前記ポジティブレジスト膜を露
光してパターニングする工程と、パターニングされた前
記ポジティブレジスト膜をマスクとして前記第２ゲート
電極層及び前記第２ゲート絶縁膜をエッチングし、第２
ゲート部を形成する工程とを有することを特徴とする半
導体装置の製造方法によって達成される。
【０００７】また、上記目的は、半導体基板上に第１ゲ
ート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上
に遮光性の第１ゲート電極層を形成する工程と、前記第
１ゲート電極層及び前記第１ゲート絶縁膜を所定形状に
パターンニングし、前記半導体基板上に第１ゲート部を
形成する工程と、前記半導体基板及び前記第１ゲート部
上に絶縁膜を形成して全体を平坦化する工程と、平坦化
された前記絶縁膜上に透明基板を張り合わせる工程と、
前記半導体基板を裏面から研磨して半導体素子層を形成
する工程と、前記半導体素子層上に第２ゲート絶縁膜を
形成する工程と、前記第２ゲート絶縁膜上に第２ゲート
電極層を形成する工程と、前記第２ゲート電極層上にポ
ジティブレジスト膜を形成する工程と、前記透明基板側
から光を照射し、前記第１ゲート部の遮光性の前記第１
ゲート電極層をマスクとし前記ポジティブレジスト膜を
露光してパターニングする工程と、パターニングされた
前記ポジティブレジスト膜をマスクとして前記第２ゲー
ト電極層及び前記第２ゲート絶縁膜をエッチングし、第
２ゲート部を形成する工程とを有することを特徴とする
半導体装置の製造方法によって達成される。
ート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上
に遮光性の第１ゲート電極層を形成する工程と、前記第
１ゲート電極層及び前記第１ゲート絶縁膜を所定形状に
パターンニングし、前記半導体基板上に第１ゲート部を
形成する工程と、前記半導体基板及び前記第１ゲート部
上に絶縁膜を形成して全体を平坦化する工程と、平坦化
された前記絶縁膜上に透明基板を張り合わせる工程と、
前記半導体基板を裏面から研磨して半導体素子層を形成
する工程と、前記半導体素子層上に第２ゲート絶縁膜を
形成する工程と、前記第２ゲート絶縁膜上に第２ゲート
電極層を形成する工程と、前記第２ゲート電極層上にポ
ジティブレジスト膜を形成する工程と、前記透明基板側
から光を照射し、前記第１ゲート部の遮光性の前記第１
ゲート電極層をマスクとし前記ポジティブレジスト膜を
露光してパターニングする工程と、パターニングされた
前記ポジティブレジスト膜をマスクとして前記第２ゲー
ト電極層及び前記第２ゲート絶縁膜をエッチングし、第
２ゲート部を形成する工程とを有することを特徴とする
半導体装置の製造方法によって達成される。
【０００８】
【作用】本発明によれば、第１ゲート部の遮光性膜をマ
スクとしてパターニングして第２ゲート部を形成してい
るので、第１ゲート部と位置ずれすることなく第２ゲー
ト部を形成することができ、ゲート部とソース領域及び
ドレイン領域との間に寄生容量が生じることがない。
スクとしてパターニングして第２ゲート部を形成してい
るので、第１ゲート部と位置ずれすることなく第２ゲー
ト部を形成することができ、ゲート部とソース領域及び
ドレイン領域との間に寄生容量が生じることがない。
【０００９】
【実施例】本発明の一実施例によるデュアルゲートＭＯ
ＳＦＥＴの製造方法を図１乃至図３を用いて説明する。 まず、シリコン基板１上に、厚さ１０ｎｍの第１ゲート
酸化膜２と、第１ゲート電極層である厚さ０．４μｍの
第１ポリシリコン層３と、厚さ０．２μｍの遮光性膜４
の順々に積層する（図１（ａ））。
ＳＦＥＴの製造方法を図１乃至図３を用いて説明する。 まず、シリコン基板１上に、厚さ１０ｎｍの第１ゲート
酸化膜２と、第１ゲート電極層である厚さ０．４μｍの
第１ポリシリコン層３と、厚さ０．２μｍの遮光性膜４
の順々に積層する（図１（ａ））。
【００１０】次に、第１ゲート酸化膜２と第１ポリシリ
コン層３をパターニングしてバックゲート部を形成する
。このとき、遮光性膜４もバックゲート部と同一形状に
パターニングする（図１（ｂ））。次に、シリコン基板
１表面にＰＳＧを塗布して厚さ１μｍのＰＳＧ膜５によ
り全面を平坦化する（図１（ｃ））。
コン層３をパターニングしてバックゲート部を形成する
。このとき、遮光性膜４もバックゲート部と同一形状に
パターニングする（図１（ｂ））。次に、シリコン基板
１表面にＰＳＧを塗布して厚さ１μｍのＰＳＧ膜５によ
り全面を平坦化する（図１（ｃ））。
【００１１】次に、平坦化されたＰＳＧ層５に透明なサ
ファイア基板６を張り合わせる（図２（ａ））。次に、
シリコン基板１をバックゲート部形成面と反対側の裏面
から研磨し、膜厚が１００ｎｍになるまで薄くして、素
子領域となるシリコン層１′を形成する（図２（ｂ））
。
ファイア基板６を張り合わせる（図２（ａ））。次に、
シリコン基板１をバックゲート部形成面と反対側の裏面
から研磨し、膜厚が１００ｎｍになるまで薄くして、素
子領域となるシリコン層１′を形成する（図２（ｂ））
。
【００１２】次に、シリコン層１′をパターンニングし
、デュアルゲートＭＯＳＦＥＴ形成領域を画定する。 続いて、シリコン層１′上に第２ゲート酸化膜７と、第
２ゲート電極層である第２ポリシリコン層８と、感光部
分が現像液に可溶化するポジティブレジスト層９を順番
に積層する（図２（ｃ））。次に、透明なサファイア基
板６側から波長０．６μｍの光を照射する。バックゲー
ト部と同一形状の遮光性膜４により遮光されて、バック
ゲート部と同一形状にポジティブレジスト層９が露光さ
れる（図３（ａ））。
、デュアルゲートＭＯＳＦＥＴ形成領域を画定する。 続いて、シリコン層１′上に第２ゲート酸化膜７と、第
２ゲート電極層である第２ポリシリコン層８と、感光部
分が現像液に可溶化するポジティブレジスト層９を順番
に積層する（図２（ｃ））。次に、透明なサファイア基
板６側から波長０．６μｍの光を照射する。バックゲー
ト部と同一形状の遮光性膜４により遮光されて、バック
ゲート部と同一形状にポジティブレジスト層９が露光さ
れる（図３（ａ））。
【００１３】次に、現像してパターニングされたポジテ
ィブレジスト層９をマスクとして、第２ポリシリコン層
８と第２ゲート酸化膜７をエッチングして、フロントゲ
ート部のパターンニングを行う。続いて、パターニング
された第２ポリシリコン層８と第２ゲート酸化膜７をマ
スクとして、シリコン層１′に不純物イオンをイオン注
入した後、熱処理を施すことにより不純物イオンを活性
化してソース領域１０とドレイン領域１１を形成し、デ
ュアルゲートＭＯＳＦＥＴが完成する（図３（ｂ））。
ィブレジスト層９をマスクとして、第２ポリシリコン層
８と第２ゲート酸化膜７をエッチングして、フロントゲ
ート部のパターンニングを行う。続いて、パターニング
された第２ポリシリコン層８と第２ゲート酸化膜７をマ
スクとして、シリコン層１′に不純物イオンをイオン注
入した後、熱処理を施すことにより不純物イオンを活性
化してソース領域１０とドレイン領域１１を形成し、デ
ュアルゲートＭＯＳＦＥＴが完成する（図３（ｂ））。
【００１４】このように本実施例によれば、バックゲー
ト部と同一形状の遮光性膜をマスクとしてパターニング
してフロントゲート部を形成しているので、バックゲー
ト部とフロントゲート部を位置ずれなく形成することが
でき、ゲート部とソース領域、ドレイン領域との間に寄
生容量が生じることがなく、良好な特性のデュアルゲー
トＭＯＳＦＥＴを形成することができる。
ト部と同一形状の遮光性膜をマスクとしてパターニング
してフロントゲート部を形成しているので、バックゲー
ト部とフロントゲート部を位置ずれなく形成することが
でき、ゲート部とソース領域、ドレイン領域との間に寄
生容量が生じることがなく、良好な特性のデュアルゲー
トＭＯＳＦＥＴを形成することができる。
【００１５】本発明は上記実施例に限らず種々の変形が
可能である。例えば、上記実施例ではバックゲート部と
同一形状の遮光膜を形成し、この遮光膜をフロントゲー
ト部形成時のマスクとしたが、バックゲート部のゲート
電極層を金属等の遮光性物質で形成し、ゲート電極層を
マスクとしてフロントゲート部をパターニングしてもよ
い。遮光性膜を形成する必要がなくなる。
可能である。例えば、上記実施例ではバックゲート部と
同一形状の遮光膜を形成し、この遮光膜をフロントゲー
ト部形成時のマスクとしたが、バックゲート部のゲート
電極層を金属等の遮光性物質で形成し、ゲート電極層を
マスクとしてフロントゲート部をパターニングしてもよ
い。遮光性膜を形成する必要がなくなる。
【００１６】また、バックゲート部のゲート絶縁膜を遮
光性物質で形成し、ゲート絶縁膜をマスクとしてフロン
トゲート部をパターニングしてもよい。
光性物質で形成し、ゲート絶縁膜をマスクとしてフロン
トゲート部をパターニングしてもよい。
【００１７】
【発明の効果】以上のとおり、本発明によれば、位置ず
れのない同一寸法の第１ゲート部及び第２ゲート部を形
成することができる。したがって、ゲート部とソース領
域及びドレイン領域との間に寄生容量が生じることがな
く、デュアルゲートＭＯＳＦＥＴの利点を有効に引き出
すことができる。
れのない同一寸法の第１ゲート部及び第２ゲート部を形
成することができる。したがって、ゲート部とソース領
域及びドレイン領域との間に寄生容量が生じることがな
く、デュアルゲートＭＯＳＦＥＴの利点を有効に引き出
すことができる。
【図１】本発明の一実施例による半導体装置の製造方法
の工程断面図である。
の工程断面図である。
【図２】本発明の一実施例による半導体装置の製造方法
の工程断面図である。
の工程断面図である。
【図３】本発明の一実施例による半導体装置の製造方法
の工程断面図である。
の工程断面図である。
【図４】従来のデュアルゲートＭＯＳＦＥＴを示す断面
図である。
図である。
１…シリコン基板
１′…シリコン層
２…第１ゲート酸化膜
３…第１ポリシリコン層
４…遮光性膜
５…ＰＳＧ膜
６…サファイア基板
７…第２ゲート酸化膜
８…第２ポリシリコン
９…ポジティブレジスト層
１０…ソース領域
１１…ゲート領域
２０…シリコン層
２１…ゲート絶縁膜
２２…フロントゲート電極
２３…ゲート絶縁膜
２４…バックゲート電極
２５…ソース領域
２６…ドレイン領域
Ｃ１、Ｃ２…寄生容量
Claims (2)
- 【請求項１】 半導体基板上に第１ゲート絶縁膜を形
成する工程と、前記第１ゲート絶縁膜上に第１ゲート電
極層を形成する工程と、前記第１ゲート電極層上に遮光
性膜を形成する工程と、前記遮光性膜、前記第１ゲート
電極層及び前記第１ゲート絶縁膜を所定形状にパターン
ニングし、前記半導体基板上に第１ゲート部を形成する
工程と、前記半導体基板及び前記第１ゲート部上に絶縁
膜を形成して全体を平坦化する工程と、平坦化された前
記絶縁膜上に透明基板を張り合わせる工程と、前記半導
体基板を裏面から研磨して半導体素子層を形成する工程
と、前記半導体素子層上に第２ゲート絶縁膜を形成する
工程と、前記第２ゲート絶縁膜上に第２ゲート電極層を
形成する工程と、前記第２ゲート電極層上にポジティブ
レジスト膜を形成する工程と、前記透明基板側から光を
照射し前記第１ゲート部の前記遮光性膜をマスクとし前
記ポジティブレジスト膜を露光してパターニングする工
程と、パターニングされた前記ポジティブレジスト膜を
マスクとして前記第２ゲート電極層及び前記第２ゲート
絶縁膜をエッチングし、第２ゲート部を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に第１ゲート絶縁膜を形
成する工程と、前記第１ゲート絶縁膜上に遮光性の第１
ゲート電極層を形成する工程と、前記第１ゲート電極層
及び前記第１ゲート絶縁膜を所定形状にパターンニング
し、前記半導体基板上に第１ゲート部を形成する工程と
、前記半導体基板及び前記第１ゲート部上に絶縁膜を形
成して全体を平坦化する工程と、平坦化された前記絶縁
膜上に透明基板を張り合わせる工程と、前記半導体基板
を裏面から研磨して半導体素子層を形成する工程と、前
記半導体素子層上に第２ゲート絶縁膜を形成する工程と
、前記第２ゲート絶縁膜上に第２ゲート電極層を形成す
る工程と、前記第２ゲート電極層上にポジティブレジス
ト膜を形成する工程と、前記透明基板側から光を照射し
、前記第１ゲート部の遮光性の前記第１ゲート電極層を
マスクとし前記ポジティブレジスト膜を露光してパター
ニングする工程と、パターニングされた前記ポジティブ
レジスト膜をマスクとして前記第２ゲート電極層及び前
記第２ゲート絶縁膜をエッチングし、第２ゲート部を形
成する工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5482991A JPH04290473A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5482991A JPH04290473A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290473A true JPH04290473A (ja) | 1992-10-15 |
Family
ID=12981548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5482991A Withdrawn JPH04290473A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290473A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467527B1 (ko) * | 2001-06-21 | 2005-01-24 | 재단법인서울대학교산학협력재단 | 이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법 |
| KR100516677B1 (ko) * | 2000-12-29 | 2005-09-22 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| KR100711000B1 (ko) * | 2005-11-28 | 2007-04-24 | 동부일렉트로닉스 주식회사 | 이중 게이트를 구비한 모스트랜지스터 및 그 제조방법 |
| JP4827144B2 (ja) * | 2005-06-14 | 2011-11-30 | ミツミ電機株式会社 | バイオセンサ装置 |
-
1991
- 1991-03-19 JP JP5482991A patent/JPH04290473A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100516677B1 (ko) * | 2000-12-29 | 2005-09-22 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
| KR100467527B1 (ko) * | 2001-06-21 | 2005-01-24 | 재단법인서울대학교산학협력재단 | 이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법 |
| JP4827144B2 (ja) * | 2005-06-14 | 2011-11-30 | ミツミ電機株式会社 | バイオセンサ装置 |
| US8072008B2 (en) | 2005-06-14 | 2011-12-06 | Mitsumi Electric Co., Ltd. | Biosensor having ultra fine fiber |
| KR100711000B1 (ko) * | 2005-11-28 | 2007-04-24 | 동부일렉트로닉스 주식회사 | 이중 게이트를 구비한 모스트랜지스터 및 그 제조방법 |
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