JPH0430426A - 種々の深さの接点又は溝を選択的に充填する方法 - Google Patents

種々の深さの接点又は溝を選択的に充填する方法

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JPH0430426A
JPH0430426A JP2406701A JP40670190A JPH0430426A JP H0430426 A JPH0430426 A JP H0430426A JP 2406701 A JP2406701 A JP 2406701A JP 40670190 A JP40670190 A JP 40670190A JP H0430426 A JPH0430426 A JP H0430426A
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JP2406701A
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Janet Flanner
ジャネット　フラナー
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    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H10W20/057—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by selectively depositing, e.g. by using selective CVD or plating

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
［０００１］
【発明の分野】
本発明は、プレーナ化表面が導電領域上に形成された半
導体基板の露出した導電領域に金属化を行う半導体デバ
イスを製造する方法であって、前記プレーナ化表面が前
記導電領域の上に配置されかつ導電領域を露出する少な
くとも１つの第１の比較的浅い孔と少なくとも１つの第
２の比較的深い孔を持つ半導体デバイスの製造方法に関
する。 ［０００２］
【技術的背景】
集積回路では、デバイス及び基板に形成した素子は、一
般に金属化と言われる付着、マスク掛は及びエツチング
を順に行うことによって一般に形成される金属（例えば
アルミニウム）リード線によって互いに接続される。こ
のような金属化は、通常、絶縁酸化物又はガラスの層の
頂部に金属化層を与え、金属が付着される絶縁酸化物は
、一般に、金属化接点をシリコン又はポリシリコンに形
成するための、或いは金属化した溝を他の金属化層に形
成するための開口又は窓を有す［０００３］ タングステンは半導体集積回路を製造する原種々の目的
に用いられる。例えばこのような集積回路及び他の固体
デバイスを製造する際、タングステンは、上方にある導
電層と誘電材料の層によって該導電層とは分離した下方
にある領域の間に必要な電気接点を配線するのに役立つ
。上方にある層は一般に金属であり、下方にある領域は
、一般に、ドープした半導体領域、サリサイド、又は他
の金属層である。上方及び下方にある材料間の接触は、
（配線が金属対金属のときには）「溝」と一般に言われ
、また（配線がソース−ドレーン、サリサイド、又はポ
リシリコンに対するときには）「接点」と一般に言われ
る導電性の充填開口又は窓を通して行われる。 ［０００４］ 開口の寸法を減少して大きなデバイス密度を見込むよう
に導電性の充填接点及び溝開口を作ることが知られてい
る。 ［０００５］ このような開口を充填する１つの解決案が、著者サイア
等の「多重ＶＬＳＩ金属化で用いられるプレーナ化タン
グステンプラグを形成するプラズマエツチング方法」電
気化学学会、固体科学及び技術の１３５巻第４の頁９３
６−９４０　（１９８８年）に説明されており、図１　
（Ａ）乃至図１　（Ｄ）を参照して後述する。 ［０００６］ このような開口を充填する他の解決案が、１９８８年６
月６日こ公開されたファーゾのＰＣＴ公開公報第ＷＯ３
８１０４８３１に説明されており、図２（Ａ）乃至図２
（Ｄ）を参照して後述する。 ［０００７］ このような開口を充填するさらに別の解決案が、発明の
名称が「多層相互接続の製造」である１９８８年４月６
日公開のマドコロ　ショウジの日本公開公報第６３−７
６４５６３号（１９８６年９月１９日こ出願された出願
番号第６１−２１９６４４号）に説明されており、図３
（Ａ）乃至図３（Ｄ）を参照して後述する。 ［０００８］ 先行技術には、特に種々の深さの多数の孔を充填すると
き、種々の問題が存在する。その理由は種々の深さの孔
が溢れるまで充填され、プレーナ表面を作るためにエッ
チパックされねばならないからである。このような技術
のすべては、−般に、材料の「ネールヘッド」、即ち材
料の溢れた部分を除去するために、付着、マスク掛は及
びエツチングの工程と言うような高価で時間を浪費する
さらに余分な工程を必要とし、またこの技術は、−回以
上臨界的な接点を整列しなければならず、また選択モー
ド等で均一な側壁の形成に頼るものである。 ［０００９］
【発明の目的】
本発明の目的は、簡単な方法で得られる、エッチバック
のプレーナ化がタングステンの付着液必要でなく、−回
以上の臨界的な接点の整列が必要でなく、かつ選択モー
ドでの均一な側壁の形成が本質的でないような、半導体
領域と金属化層の間に又は集積回路の金属化層の間に導
電通路を持つ半導体デバイスを提供することにある。 ［００１０］ 本発明に従って、第１パラグラフで述べた方法は、（ａ
）導電材料を選択的に付着させて前記第１の浅い孔を充
填しかつ前記第２の深い孔を部分的に充填し、 （ｂ）誘電層を少なくとも前記充填した第１の浅い孔に
付着し、（ｃ）部分的に充填した深い孔にある前記誘電
層の一部を除去して孔内に付着した導電材料を露出させ
、 （ｄ）或る量の導電材料を選択的に付着して前記第２の
深い孔をほぼ完全に充填し、 （ｅ）前に充填した孔の上にある誘電層の少なくとも一
部を選択的に除去してプレーナ化した表面を作る、 ことを特徴とする方法。 ［００１１］ さらに詳細には、また、好ましくは、孔は金属層の上に
配置され、耐火金属窒化物又はサリサイド層が半導体の
ポリシリコン及びソース−ドレーン領域の上に配置され
、付着される導電材料がタングステンである。 ［００１２］ 本発明の変形例では、工程（ｂ）において、窒化物層を
付着し、酸化物層を窒化物層の上に配置し、工程（ｃ）
において、湿式エツチングを酸化物層に加えて深い孔の
側壁に窒化物を露出させ、窒化物を側壁部分を含めて深
い孔から除去する。 ［００１３］
【先行技術】
図１　（Ａ）乃至図１　（Ｄ）を参照すると、１つの先
行技術では、例えば、ＶＬＳＩ多重金属構造体において
、２つのレベルの金属間の溝１が多重金属系の金属層３
と金属層４（図示せず）を互いに結合する。溝は選択的
又は非選択的に化学蒸着（ｃＶＤ）されるタングステン
を用いて充填される。この手順では、図１　（Ａ）で示
すように、溝にパターンを付けてエツチングし、タング
ステン５を選択的に付着するが、浅い孔にネールヘッド
（くぎの頭部）６が残るようになり（図１（Ｂ））した
がって、フォトレジストプレーナ化及びプラズマエッチ
バックを行ってプレーナ平面を作る（図１　（ｃ）及び
図１（Ｄ））。このような手順は前述のサイア等の電気
化学学会の文献に記載されており、この文献は、もしタ
ングステンをチップの異なった深さの溝に付着するなら
ば、深い溝を完全に充填するためには浅い溝を過充填し
なければならないことを開示している。次いで、生じた
タングステンの１ネールヘツド」がフォトレジストプレ
ーナ化及びプラズマエッチバックを用いて除去されねば
ならない。 ［００１４］ 溝を充填するための別の先行技術が前述のＰＣＴ公開公
報第ＷＯ３８１０４８３１号に開示されており、また、
図２（Ａ）乃至図２（Ｇ）に示されている。この方法は
、基板１７に載置したゲート酸化物１６の上にあるプレ
ーナ化した酸化物層１５に第１の所定の深さの第１の１
つ又はそれ以上の開口１１を形成しく図２　（Ａ）　）
　　フィールド酸化物２１に載置したポリシリコン１９
の上にある第２の開口１３を形成することを含む。次に
、シリコン１４を開口を被覆するように付着しく図２　
（Ｂ）　）　　その後シリコンを開口の側壁部分を除い
てすべてエツチングし、その際、開口１１及び１３の上
部の付着したシリコン層１４を除去して図２（ｃ）の構
造体を得るように、過エツチングを用いる。この過エツ
チングは次の工程で選択的に付着されるタングステンが
開口１１及び１３を過充填するのを防止する。エツチン
グ後、１つ又はそれ以上の開口に酸化物層の隣接する面
とほぼ同一高さまで導電材料２５．２７に充填してそれ
ぞれのプレーナ化した導電プラグを形成する（図２　（
Ｄ）　）。タングステンはシリコン及び金属に対して選
択的に付着するので、ＣＶＤ蒸着されるタングステンは
シリコン１４だけに付着される。他の方法としては、第
１の所定の深さの第１の１つ又はそれ以上の開口１１１
をプレーナ化した酸化物層１１５に形成しく図２　（Ｅ
）　）　　この第１の１つ又はそれ以上の開口に第２の
所定の深さに対応する高さまで導電材料１２５を部分的
に充填しく図２　（Ｆ）　）　　第２の所定の深さの第
２の１つ又はそれ以上の開口１１３をプレーナ化した酸
化物層に形成し、そして第１及び第２の１つ又はそれ以
上の開口にほぼ同一高さまで導電材料１２５及び１２７
を充填する（図２（Ｇ））。 ［００１５］ この技術では、特殊な精密なマスク及びエツチング手順
が各接点又は溝開口に対して必要である。さらに、適用
の際極めて高い精度が要求される。その理由は第１開口
１１１　（この開口はその後形成される第２開口１１３
の深さより大きな深さを持つ）を最初に形成し、開口の
希望する深さと一致する開口の深さまで第１開口に部分
的に充填する必要があるからである。言い換えると、よ
り深い穴を最初に形成して部分的に充填し、次いで浅い
穴を形成して充填し、第２の浅い穴の充填を完了する。 明らかに、第１の充填工程は精密にかつ正確に行われね
ばならない。その理由は、深い穴を部分的に充填してい
るとき充填が少なすぎたり多すぎたりすると、第２の浅
い穴を形成して充填した後にプレーナ化されない面が生
じるからである。当業者は明らかなように、第２の浅い
穴を形成し充填することか必要であることを伴うさらに
別の固有の困難さがある。 ［００１６］ さらに別の先行技術が前述の日本の公開公報第６３−７
６４５６３号に開示され、また図３（Ａ）乃至図３（Ｄ
）に示されている。この技術では、基板３１上の誘電層
３２上の導電領域３３が、記録フィルム３４に作られた
異なった深さの接点又は溝３６．３７で、導電領域４３
に接続されている。この技術では、浅い溝３６を完成し
、金属３８をその中に選択的に付着させる。次いで、蒸
着した金属をマスクとして用いて深い溝をエツチングす
るために第２の金属４０を表面に蒸着する。次いで、金
属４２を深い溝３７に触媒を用いて付着して充填する。 このように、この技術は、浅い溝をエツチングし、深い
溝を部分的にエツチングし浅い溝を充填し、浅い溝をマ
スクし、深い溝の形成を完成し、次いで、深い溝を充填
することを順に行い、その他、時間を消費しかつ高価な
工程を伴う技術や考慮事項或いは問題のある技術や考慮
事項を伴うことである。 ［００１７］
【実施例】
図４（Ａ）乃至図４（Ｆ）を参照して、以下、本発明の
詳細な説明する。シリコン本体５０が示されており、こ
のシリコン本体５０には、ソース−ドレーン領域５１、
フィールド酸化物領域５２、フィールド酸化物５２の頂
部のポリシリコンゲート５３、シリコン本体５０上にそ
れぞれ位置するポリシリコンゲート５２とソースドレー
ン領域５１の頂部のサリサイド（Ｓａｌｉｃｊｄｅ）素
子５４が既に形成されている。浅い開口（溝又は接点）
５６及び深い開口５７を、例えば、プレーナ化した酸化
物層５５を適当にマスクしてエツチングすることによっ
て形成する。開口５６及び５７の側部は垂直であり、一
方間口の底部及び隣接する開口部の領域の頂部は水平で
ある。開口５５及び５７は同−又は異なった直径を持つ
。 開口５６はサリサイド５４の一部を露出しており、また
開口５７はサリサイド５４の一部を露出している。次い
で、タングステン５８を化学蒸着によって付着する。公
知のように、タングステンは、シリコン、或る種の珪化
物、及び金属に選択的に付着する。タングステンは、好
ましくは、当業者に公知の手段の化学蒸着（ｃＶＤ）を
用いて付着され、そして浅い溝を充填するとほぼ同時に
深い溝５７を部分的に充填するために付着される。 ［００１８］ 本明細書で用いる用語「サリサイド」とは、当業者に良
く知られているような自己配列形珪化物に関する技術を
言う。この技術は、例えば、著者オスポーン等の「自己
配列形珪化物技術を用いた高導電拡散及びゲート領域Ｊ
ＶＬＳＩ科学及び技術の第２１３頁−第２２３頁（１９
８２年）（ミシガン州デトロイトでの１９８２年１０月
１８日−２１日開催のＶＬＳＩ科学及び技術に関する第
１回国際シンポジウム中の公表）に開示されている。開
示されたサリサイドを製造するそのような技術の１つは
、参考のためにここにも説明するが、（ａ）酸化物／窒
化物の酸化マスク層の付着及びパターン形成、　（ｂ）
フィールドスレツホルド電圧を調節するためのイオン注
入、（ｃ）フィールド酸化、（ｄ）酸化マスクの除去（
ｅ）ゲート酸化物の成長、（ｆ）エンハーンスメントモ
ードのイオン注入、（ｇ）デペレッションモードのマー
スキング及びイオン注入、（ｈ）ポ’）−３ｉ付着及び
ドーピング、（ｉ）側壁スペーサの形成、（ｊ）ソース
−ドレーン形成及び（ｋ）珪化物形成の工程によって、
標準のデバイスを形成するものであり、珪化物形成金属
が付着され、反応してシリコン含有領域に金属珪化物を
形成し、その後珪化物だけを残すように選択的にエツチ
ングされる。 ［００１９］ 次に、図４（ｃ）乃至図４（Ｆ）を参照すると、タング
ステンの第１付着後、誘電体、例えば窒化珪素のような
窒化物層５９又は酸化物層５９を加え、次に、構造体を
、フォトレジスト層６０を付着した窒化物層５９の表面
に加え、フォトレジストをパターン形成して表面をマス
クすることによって、パターンに形成シ次いで、窒化物
層をエツチングして深い接点を開口し、前に付着したタ
ングステン５８を深い溝５７内で露出する。この時点で
、フォトレジストを剥離し、タングステン６１を選択的
に付着して深い溝５７を完全に充填する。次に、表面の
窒化物５９を剥離し、そしてアルミニウム又はその他の
金属（図示せず）を付着する。 ［００２０］ 図５（Ａ）乃至図５（ｃ）を参照すると、本発明の他の
実施例が示されている。この実施例では、プラズマ窒化
物５９を付着し、その後プラズマ酸化物６２（ＮＯＸ）
をプラズマ窒化物層に付着させる。非臨界的なマスク６
０を用いて、接点を開口し、ＮＯＸを湿式エツチングし
、窒化物を等方的にエツチングし、それによって、ＮＯ
Ｘをマスクとして用いて側壁から窒化物を完全に除去す
る（図（Ｂ））。引き続き、タングステン６１を選択的
に付着して接点の残った深さを充填しく図５（Ｂ））、
ＮＯＸ及び窒化物を剥離しく図５　（ｃ）　）　　アル
ミニウムを付着する（図示せず）。このようにして、溝
の側壁に窒化物がない構造体が製造される。 ［００２１］ 前述の記載において、半導体本体は代表的にシリコン基
板又はこのシリコン基板の上に形成されたエピタキシャ
ル層である。しかし、グループＩＩＩ−Ｖの物質を含む
他の半導体材料も可能である。半導体本体はＰタイプま
たはＮタイプがド−プされた基板から単に成ってもよい
。 ［００２２］ タングステンは適当な手段で付着でき、好ましくは、当
業者に公知の手段である化学蒸着によって付着される。 ［００２３］ 溝又は接点は、当業者に公知のエツチング材及び技術を
用いて異方束エツチングを用いることにより主に形成さ
れる。 ［００２４］ この技術で用いられるフォトレジスト及び他のマスクは
非臨界的なマスクでもよい。 ［００２５］ 好ましくは、図５（Ａ）及び図５（Ｂ）で説明した技術
では、高温燐酸エツチング又は等方性乾式エツチングが
窒化物を露出した接点から除去するために利用される。 ［００２６］ 本発明をサリサイド層に関連して説明してきたが、タン
グステンが付着される材料として任意に選んだ材料を代
わりに用いることができる。適当な材料としては、耐火
金属窒化物（シリコン単体を含む）　窒化チタニウム、
二珪化タングステン、チタニウム−タングステン合金、
タングステン、アルミニウム、モリブデン等がある。 ［００２７］ さらに、前述の技術は、タングステンを用いて金属及び
シリコンのような或る材料に選択的に付着することに向
けられたが、選択的に付着するモリブデンのよてな他の
導電材料も用いることができる。 ［００２８］ 導電性プラグを作り、プレーナ化した接点及び溝開口を
作成する簡単な、効率的な、信頼できる方法が提供され
、その方法において、より大きなデバイス密度が、孔の
位置、孔間の間隔の減少、孔寸法の減少（これらすべて
は本発明の技術によって可能である）に寄与する融通性
の結果として得られることが前述のことから明らかであ
る。 ［００２９］ 前述のことは特定の実施例の説明であるが、種々の変形
及び変更が特許請求の範囲に記載された本発明の範囲及
び精神から逸脱することなく明らかである。 ［００３０］
【図面の簡単な説明】
【図１】 図１（Ａ）乃至図１　（Ｄ）は、溝、即ち半導体材料へ
の接点を充填する先行技術の１つを概略的に示す図であ
る。
【図２】 図２（Ａ）乃至図２（Ｇ）は、溝、即ち半導体材料への
接点を充填する先行技術の他の１つを概略的に示す図で
ある。
【図３】 図３（Ａ）乃至図３（Ｄ）は、溝、即ち半導体材料への
接点を充填する先行技術のさらに他の１つを概略的に示
す図である。
【図４】 図４（Ａ）乃至図４（Ｆ）は、本発明の１つの実施例を
概略的に示す。
【図５】 図５（Ａ）乃至図５（ｃ）は、本発明の他の１つの実施
例を概略的に示す。
【符号の説明】
５０　シリコン本体 ５１　ソース−ドレーン領域 ５２　フィールド酸化物領域 ５４　サリサイド ５５　プレーナ化酸化物層 ５６　浅い溝 ５７　深い溝 ５８　タングステン ５９　誘電体 マスク タングステン
【書類基】
【図１】 図面 （Ａ）
【図２】
【図３】
【図４】
【図５】

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】プレーナ化表面が導電領域上に形成された
    半導体基板の露出した導電領域に金属化を行う半導体デ
    バイスを製造する方法であって、前記プレーナ化表面が
    前記導電領域の上に配置されかつ導電領域を露出する少
    なくとも１つの第１の比較的浅い孔と少なくとも１つの
    第２の比較的深い孔を持つ半導体デバイスの製造方法に
    おいて、 （ａ）導電材料を選択的に付着させて前記第１の浅い孔
    を充填しかつ前記第２の深い孔を部分的に充填し、 （ｂ）誘電層を少なくとも前記充填した第１の浅い孔に
    付着し、（ｃ）部分的に充填した深い孔にある前記誘電
    層の一部を除去して孔内に付着した導電材料を露出させ
    、 （ｄ）或る量の導電材料を選択的に付着して前記第２の
    深い孔をほぼ完全に充填し、 （ｅ）前に充填した孔の上にある誘電層の少なくとも一
    部を選択的に除去してプレーナ化した表面を作る、 ことを特徴とする方法。
  2. 【請求項２】導電材料がタングステンであることを特徴
    とする請求項１記載の方法。
  3. 【請求項３】基板がシリコンであり、ポリシリコン及び
    ソース−ドレーン領域のそれぞれ上にあるサリサイド層
    の上に配置した二酸化珪素のプレーナ化表面を有するこ
    とを特徴とする請求項２記載の方法。
  4. 【請求項４】前記孔が溝及び接点であることを特徴とす
    る請求項３記載の方法。
  5. 【請求項５】工程（ｂ）で窒化物層を付着しかつ酸化物
    層を前記窒化物層に付着し、工程（ｃ）で異方性エッチ
    ングを酸化物層に加えて前記第２の深い孔の側壁の窒化
    物を露出させかつ窒化物を前記第２の深い孔から該孔の
    側壁を含めて異方的に除去することを特徴とする請求項
    １記載の方法。
  6. 【請求項６】金属を工程（ｅ）で作られたプレーナ化表
    面に加えることを特徴とする請求項１記載の方法。
  7. 【請求項７】前記金属がアルミニウムであることを特徴
    とする請求項６記載の方法。
JP2406701A 1989-12-29 1990-12-26 種々の深さの接点又は溝を選択的に充填する方法 Pending JPH0430426A (ja)

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