JPH043136B2 - - Google Patents
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- JPH043136B2 JPH043136B2 JP30329888A JP30329888A JPH043136B2 JP H043136 B2 JPH043136 B2 JP H043136B2 JP 30329888 A JP30329888 A JP 30329888A JP 30329888 A JP30329888 A JP 30329888A JP H043136 B2 JPH043136 B2 JP H043136B2
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- 238000001514 detection method Methods 0.000 claims description 4
- 230000005856 abnormality Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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- Control Of Voltage And Current In General (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、制御情報、測定情報その他の情報を
直流電流の大きさに変換して対線路に伝送する電
流出力装置の冗長化システムに関するものであ
る。
直流電流の大きさに変換して対線路に伝送する電
流出力装置の冗長化システムに関するものであ
る。
第２図は、従来の冗長化電流出力システムを示
す構成図である。このシステムでは、２台の電流
出力装置EQ１，EQ２を備え、図外のプロセツサ
（冗長化電流出力システムはな含まれない）から
バスＢを介して与えられる情報に従つて、線路Ｌ
１，Ｌ１′あるいはＬ２，Ｌ２′に直流電流を送出
する。負荷LDの近傍には端子盤Ｔが配置され、
ここでは２系統の線路Ｌ１，Ｌ１′およびＬ２，
Ｌ２′を単に共通に結線して負荷LDと接続する。
す構成図である。このシステムでは、２台の電流
出力装置EQ１，EQ２を備え、図外のプロセツサ
（冗長化電流出力システムはな含まれない）から
バスＢを介して与えられる情報に従つて、線路Ｌ
１，Ｌ１′あるいはＬ２，Ｌ２′に直流電流を送出
する。負荷LDの近傍には端子盤Ｔが配置され、
ここでは２系統の線路Ｌ１，Ｌ１′およびＬ２，
Ｌ２′を単に共通に結線して負荷LDと接続する。
電流出力装値EQ１には、バスＢから受信した
情報を一時蓄積するレジスタREGを備え、この
レジスタREGの内容はDO変換器を介して直流電
流電源Ｉを制御するように構成されている。この
直流電流電源Ｉの出力は、この出力電流に順方向
に挿入されたダイオードＤを介して線路Ｌ１に接
続される。
情報を一時蓄積するレジスタREGを備え、この
レジスタREGの内容はDO変換器を介して直流電
流電源Ｉを制御するように構成されている。この
直流電流電源Ｉの出力は、この出力電流に順方向
に挿入されたダイオードＤを介して線路Ｌ１に接
続される。
線路Ｌ２は装置EQ１の内部で一方の共通電位
点TM１に接続される。直流電流電源Ｉの帰端は
抵抗Ｒを介して他方の共通電位点TM２に接続さ
れる。この抵抗Ｒに生じる電圧降下分はＡ／Ｄ変
換されて、比較回路CMPに与えられる。この比
較回路CMPの他の入力には、直流電流電源Ｉか
ら送出すべき電流値がレジスタREGから与えら
れていて、上記電圧降下分が異常であるときに
は、情報線Ｐ１に異常信号を送出するように構成
される。
点TM１に接続される。直流電流電源Ｉの帰端は
抵抗Ｒを介して他方の共通電位点TM２に接続さ
れる。この抵抗Ｒに生じる電圧降下分はＡ／Ｄ変
換されて、比較回路CMPに与えられる。この比
較回路CMPの他の入力には、直流電流電源Ｉか
ら送出すべき電流値がレジスタREGから与えら
れていて、上記電圧降下分が異常であるときに
は、情報線Ｐ１に異常信号を送出するように構成
される。
電流出力装置EQ２も同様の構成であるが、こ
の第２図の状態では、装置EQ２は待機状態であ
つて、開閉回路Ｓは閉じている。このため、電源
Ｉの出力は開閉回路Ｓを流れて、線路Ｌ１′，Ｌ
２′には送出されない。しかし、抵抗Ｒには正常
の動作電流が流れ、これが常に監視されている。
の第２図の状態では、装置EQ２は待機状態であ
つて、開閉回路Ｓは閉じている。このため、電源
Ｉの出力は開閉回路Ｓを流れて、線路Ｌ１′，Ｌ
２′には送出されない。しかし、抵抗Ｒには正常
の動作電流が流れ、これが常に監視されている。
図外のプロセツサでは、情報線Ｐ１に上記異常
信号を受信すると、情報線Ｐ２に制御信号を送出
して、装置EQ１の制御回路CNTを制御して開閉
回路Ｓを閉じ、装置EQ２の制御回路CNTを制御
して開閉回路Ｓを開く。これにより装置EQ２か
ら負荷LDに出力電流が供給されることになり、
装置EQ１は待機側となる。
信号を受信すると、情報線Ｐ２に制御信号を送出
して、装置EQ１の制御回路CNTを制御して開閉
回路Ｓを閉じ、装置EQ２の制御回路CNTを制御
して開閉回路Ｓを開く。これにより装置EQ２か
ら負荷LDに出力電流が供給されることになり、
装置EQ１は待機側となる。
上述した従来の冗長化電流出力システムにおい
ては、負荷電流の供給を担当する電流出力装置を
情報線Ｐ１，Ｐ２上の情報により図外のプロセツ
サが決めていた。従つて、冗長化電流出力システ
ムのみでは異常が発生した場合の電流出力装置の
切換えは不可能であり、また電流出力装置の切換
えに図外のプロセツサを介しているために切換え
の速度が遅いという問題があつた。
ては、負荷電流の供給を担当する電流出力装置を
情報線Ｐ１，Ｐ２上の情報により図外のプロセツ
サが決めていた。従つて、冗長化電流出力システ
ムのみでは異常が発生した場合の電流出力装置の
切換えは不可能であり、また電流出力装置の切換
えに図外のプロセツサを介しているために切換え
の速度が遅いという問題があつた。
このような課題を解決するために本発明は、
各々の電流出力装置に、電流出力装置から線路に
供給される直流電流の方向が導通方向になるよう
に配置されたダイオードと、直流電流電源の出力
電流を検出する電流検出手段と、負荷への電流供
給を制御する出力制御信号を発生する出力制御ス
イツチと、出力制御信号により出力制御スイツチ
のオン・オフを制御するマイクロプロセツサとを
備え、一方の電流出力装置の出力制御スイツチが
オン状態の場合、他方の電流出力装値のマイクロ
プロセツサは、一方の電流出力装置の出力制御信
号で他方の電流出力装置の出力制御スイツチをオ
フとすることにより、一方の電流出力装置から負
荷へ電流を供給し、他方の電流出力装置からは電
流を供給しないようにしたものである。
各々の電流出力装置に、電流出力装置から線路に
供給される直流電流の方向が導通方向になるよう
に配置されたダイオードと、直流電流電源の出力
電流を検出する電流検出手段と、負荷への電流供
給を制御する出力制御信号を発生する出力制御ス
イツチと、出力制御信号により出力制御スイツチ
のオン・オフを制御するマイクロプロセツサとを
備え、一方の電流出力装置の出力制御スイツチが
オン状態の場合、他方の電流出力装値のマイクロ
プロセツサは、一方の電流出力装置の出力制御信
号で他方の電流出力装置の出力制御スイツチをオ
フとすることにより、一方の電流出力装置から負
荷へ電流を供給し、他方の電流出力装置からは電
流を供給しないようにしたものである。
本発明による冗長化電流出力システムにおいて
は、待機側装置は動作側装置の出力制御信号によ
りその負荷電流の供給を禁止される。
は、待機側装置は動作側装置の出力制御信号によ
りその負荷電流の供給を禁止される。
第１図は、本発明による冗長化電流出力システ
ムの一実施例を示す構成図である。同図におい
て、１は電流出力装置としての動作側装置、２は
同じく電流出力装置としての待機側装置、３は図
外のプロセツサ（以下「上位プロセツサ」とい
う）と接続するためのＩ／Ｏバス、４は負荷、５
は負荷４と出力端子Ｔ１とを接続するための２対
の線路、１１，２１はＡ／Ｄ変換器、１２，２２
はＤ／Ａ変換器、１３，２３は直流電流電源、１
４，２４は下位プロセツサとしてのマイクロプロ
セツサ、１５，２５は出力制御スイツチ、１６，
２６はCPUバス、Ｔ１１〜Ｔ１３およびＴ２１
〜Ｔ２３は電圧Ｖ＋の直流電源が供給される電源
端子、Ｒ１１〜Ｒ１３およびＲ２１〜Ｒ２３は抵
抗、Ｄ１１，Ｄ２１な電流出力装置１，２から線
路５に供給される直流電流の方向が導通方向にな
るように配置されたダイオード、Ｄ１２，Ｄ２２
は負荷４に電流を供給していない電流出力装置の
直流電流電源の電流を検出するためのダイオー
ド、Ｄ１３，Ｄ１４，Ｄ２３，Ｄ２４は出力制御
信号を発生させるためのダイオードであり、Ａ／
Ｄ変換器１１と抵抗Ｒ１１およびＡ／Ｄ変換器２
１と抵抗Ｒ２１はそれぞれ電流検出手段を構成す
る。下位プロセツサ１４，２４は出力制御信号に
より出力制御スイツチ１５，２５をオン・オフす
る。
ムの一実施例を示す構成図である。同図におい
て、１は電流出力装置としての動作側装置、２は
同じく電流出力装置としての待機側装置、３は図
外のプロセツサ（以下「上位プロセツサ」とい
う）と接続するためのＩ／Ｏバス、４は負荷、５
は負荷４と出力端子Ｔ１とを接続するための２対
の線路、１１，２１はＡ／Ｄ変換器、１２，２２
はＤ／Ａ変換器、１３，２３は直流電流電源、１
４，２４は下位プロセツサとしてのマイクロプロ
セツサ、１５，２５は出力制御スイツチ、１６，
２６はCPUバス、Ｔ１１〜Ｔ１３およびＴ２１
〜Ｔ２３は電圧Ｖ＋の直流電源が供給される電源
端子、Ｒ１１〜Ｒ１３およびＲ２１〜Ｒ２３は抵
抗、Ｄ１１，Ｄ２１な電流出力装置１，２から線
路５に供給される直流電流の方向が導通方向にな
るように配置されたダイオード、Ｄ１２，Ｄ２２
は負荷４に電流を供給していない電流出力装置の
直流電流電源の電流を検出するためのダイオー
ド、Ｄ１３，Ｄ１４，Ｄ２３，Ｄ２４は出力制御
信号を発生させるためのダイオードであり、Ａ／
Ｄ変換器１１と抵抗Ｒ１１およびＡ／Ｄ変換器２
１と抵抗Ｒ２１はそれぞれ電流検出手段を構成す
る。下位プロセツサ１４，２４は出力制御信号に
より出力制御スイツチ１５，２５をオン・オフす
る。
次に動作について説明する。第１図は装置１が
動作側、装置２が待機側として動作している場合
を示し、この場合、内力制御スイツチ１５がオ
ン、出力制御スイツチ２５がオフとなつている。
したがつて、出力制御スイツチ１５から出力され
る出力制御信号のレベルはゼロ電位であり、これ
はマイクロプロセツサ２４に対する出力禁止指令
となる。また、出力制御スイツチ２５から出力さ
れる出力制御信号のレベルはＶ＋であり、これは
マイクロプロセツサ１４に対する出力指令とな
る。この状態は、動作側装置１が負荷４に対して
直流電流電源１３からの電流を供給すると共に、
装置１により装置２から負荷４への出力が阻止さ
れている状態である。
動作側、装置２が待機側として動作している場合
を示し、この場合、内力制御スイツチ１５がオ
ン、出力制御スイツチ２５がオフとなつている。
したがつて、出力制御スイツチ１５から出力され
る出力制御信号のレベルはゼロ電位であり、これ
はマイクロプロセツサ２４に対する出力禁止指令
となる。また、出力制御スイツチ２５から出力さ
れる出力制御信号のレベルはＶ＋であり、これは
マイクロプロセツサ１４に対する出力指令とな
る。この状態は、動作側装置１が負荷４に対して
直流電流電源１３からの電流を供給すると共に、
装置１により装置２から負荷４への出力が阻止さ
れている状態である。
Ａ／Ｄ変換器１１は、抵抗Ｒ１１の電圧を検出
し、CPUバス１６を介してその検出値を下位プ
ロセツサ１４に伝える。これにより、下位プロセ
ツサ１４は負荷供給電流の異常の有無を知ること
ができる。Ａ／Ｄ変換器１１からのデータにより
異常と判断した場合、下位プロセツサ１４は出力
制御スイツチ１５をオフとする。出力制御スイツ
チ１５がオフとなると、その出力制御信号はＶ＋
レベルとなる。これは下位プロセツサ２４に対す
る出力指令となるので、下位プロセツサ２４は出
力制御スイツチ２４をオンとする。出力制御スイ
ツチ２４がオンとなると、下位プロセツサ１４に
対して出力を禁止する出力制御信号が与えられ
る。このようにして、待機側装置２だ動作側、動
作側装置１が待機側となる。
し、CPUバス１６を介してその検出値を下位プ
ロセツサ１４に伝える。これにより、下位プロセ
ツサ１４は負荷供給電流の異常の有無を知ること
ができる。Ａ／Ｄ変換器１１からのデータにより
異常と判断した場合、下位プロセツサ１４は出力
制御スイツチ１５をオフとする。出力制御スイツ
チ１５がオフとなると、その出力制御信号はＶ＋
レベルとなる。これは下位プロセツサ２４に対す
る出力指令となるので、下位プロセツサ２４は出
力制御スイツチ２４をオンとする。出力制御スイ
ツチ２４がオンとなると、下位プロセツサ１４に
対して出力を禁止する出力制御信号が与えられ
る。このようにして、待機側装置２だ動作側、動
作側装置１が待機側となる。
なお、電流出力装置１，２が動作側であろうと
待機側であろうと、常に抵抗Ｒ１１，Ｒ２１には
直流電流電源１３，２３の出力電流値を示す電圧
が発生している。このため、待機側の電流出力装
置においても直流電流電源の出力電流の異常の有
無を知ることができ、動作側から待機側に切り換
えたとき待機側が使用できないという不具合を防
止できる。
待機側であろうと、常に抵抗Ｒ１１，Ｒ２１には
直流電流電源１３，２３の出力電流値を示す電圧
が発生している。このため、待機側の電流出力装
置においても直流電流電源の出力電流の異常の有
無を知ることができ、動作側から待機側に切り換
えたとき待機側が使用できないという不具合を防
止できる。
以上説明したように本発明は、各々の電流出力
装置に、電流出力装置から線路に供給される直流
電流の方向が導通方向になるような配置されたダ
イオードと、直流電流電源の出力電流を検出する
電流検出手段と、負荷への電流供給を制御する出
力制御信号を発生する出力制御スイツチと、出力
制御信号により出力制御スイツチのオン・オフを
制御するマイクロプロセツサとを備え、一方の電
流出力装置の出力制御スイツチがオン状態の場
合、他方の電流出力装値のマイクロプロセツサは
他方の電流出力装置の出力制御スイツチをオフ
し、一方の電流出力装置から負荷へ電流を供給
し、他方の電流出力装置からは電流を供給しない
ようにすることにより、負荷供給電流に異常が発
生した場合の電流出力装置の切換えを電流出力装
置自ら行なうことができるので、従来のように異
常が発生した場合の電流出力装置の切換えは冗長
化電流出力システムのみでは不可能であるという
不具合を解消できる効果がある。
装置に、電流出力装置から線路に供給される直流
電流の方向が導通方向になるような配置されたダ
イオードと、直流電流電源の出力電流を検出する
電流検出手段と、負荷への電流供給を制御する出
力制御信号を発生する出力制御スイツチと、出力
制御信号により出力制御スイツチのオン・オフを
制御するマイクロプロセツサとを備え、一方の電
流出力装置の出力制御スイツチがオン状態の場
合、他方の電流出力装値のマイクロプロセツサは
他方の電流出力装置の出力制御スイツチをオフ
し、一方の電流出力装置から負荷へ電流を供給
し、他方の電流出力装置からは電流を供給しない
ようにすることにより、負荷供給電流に異常が発
生した場合の電流出力装置の切換えを電流出力装
置自ら行なうことができるので、従来のように異
常が発生した場合の電流出力装置の切換えは冗長
化電流出力システムのみでは不可能であるという
不具合を解消できる効果がある。
また、従来のように上位プロセツサを介して電
流出力装置の切換えを行なうのではなく、電流出
力装置自らが電流出力装置の切換えを行なうの
で、上記プロセツサを介するために切換え速度が
遅いという従来の不具合を解消できる効果があ
る。
流出力装置の切換えを行なうのではなく、電流出
力装置自らが電流出力装置の切換えを行なうの
で、上記プロセツサを介するために切換え速度が
遅いという従来の不具合を解消できる効果があ
る。
第１図は本発明による冗長化電流出力システム
の一実施例を示す構成図、第２図は従来の冗長化
電流出力システムを示す構成図である。 １……動作側装置、２……待機側装置、３……
Ｉ／Ｏバス、４……負荷、５……線路、１１，２
１……Ａ／Ｄ変換器、１２，２２……Ｄ／Ａ変換
器、１３，２３……直流電流電源、１４，２４…
…マイクロプロセツサ、１５，２５……出力制御
スイツチ、１６，２６……CPUバス、Ｔ１……
出力端子、Ｔ１１〜Ｔ１３，Ｔ２１〜Ｔ２３……
電源端子、Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３……
抵抗、Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４……ダイ
オード。
の一実施例を示す構成図、第２図は従来の冗長化
電流出力システムを示す構成図である。 １……動作側装置、２……待機側装置、３……
Ｉ／Ｏバス、４……負荷、５……線路、１１，２
１……Ａ／Ｄ変換器、１２，２２……Ｄ／Ａ変換
器、１３，２３……直流電流電源、１４，２４…
…マイクロプロセツサ、１５，２５……出力制御
スイツチ、１６，２６……CPUバス、Ｔ１……
出力端子、Ｔ１１〜Ｔ１３，Ｔ２１〜Ｔ２３……
電源端子、Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３……
抵抗、Ｄ１１〜Ｄ１４，Ｄ２１〜Ｄ２４……ダイ
オード。
Claims (1)
- １ 負荷に対して直流電流を供給するための直流
電流電源を含む２台の電流出力装置と、この電流
出力装置毎に前記負荷まで配線された２対の線路
とを備え、前記２台の電流出力装置のうちの一方
から前記負荷に対して直流電流を供給し、他方の
電流出力装置を予備用として待機させるように構
成された冗長化電流出力システムにおいて、前記
電流出力装置から前記線路に供給される直流電流
の方向が導通方向になるように配置されたダイオ
ードと、前記直流電流電源の出力電流を検出する
電流検出手段と、負荷への電流供給を制御する出
力制御信号を発生する出力制御スイツチと、前記
出力制御信号により前記出力制御スイツチのオ
ン・オフを制御するマイクロプロセツサとを備
え、一方の電流出力装置の出力制御スイツチがオ
ン状態の場合、他方の電流出力装置のマイクロプ
ロセツサは、一方の電流出力装置の出力制御信号
で他方の電流出力装置の出力制御スイツチをオフ
とすることにより、一方の電流出力装置から負荷
へ電流を供給し、他方の電流出力装置からは電流
を供給しないようにすることを特徴とする冗長化
電流出力システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30329888A JPH02149136A (ja) | 1988-11-30 | 1988-11-30 | 冗長化電流出力システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30329888A JPH02149136A (ja) | 1988-11-30 | 1988-11-30 | 冗長化電流出力システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02149136A JPH02149136A (ja) | 1990-06-07 |
| JPH043136B2 true JPH043136B2 (ja) | 1992-01-22 |
Family
ID=17919272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30329888A Granted JPH02149136A (ja) | 1988-11-30 | 1988-11-30 | 冗長化電流出力システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02149136A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2806138B2 (ja) * | 1992-04-24 | 1998-09-30 | 富士通株式会社 | 無線システムにおける切替制御方式 |
-
1988
- 1988-11-30 JP JP30329888A patent/JPH02149136A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02149136A (ja) | 1990-06-07 |
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