JPH04324775A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
- Publication number
- JPH04324775A JPH04324775A JP3094488A JP9448891A JPH04324775A JP H04324775 A JPH04324775 A JP H04324775A JP 3094488 A JP3094488 A JP 3094488A JP 9448891 A JP9448891 A JP 9448891A JP H04324775 A JPH04324775 A JP H04324775A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- image
- input
- trigger
- signal
- Prior art date
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- Withdrawn
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- Television Signal Processing For Recording (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、画像メモリ装置に関す
る。
る。
【０００２】
【従来の技術】ビデオ信号の画像信号処理回路では通常
、アナログ・ビデオ信号をディジタル化して得られるデ
ィジタル・ビデオ信号をそのまま画像メモリに１画面又
は複数画面分書き込み、所定の処理を行なうようにして
いた。画像メモリのアドレスは、書き込もうとする画像
信号の同期信号のタイミングで制御されていた。
、アナログ・ビデオ信号をディジタル化して得られるデ
ィジタル・ビデオ信号をそのまま画像メモリに１画面又
は複数画面分書き込み、所定の処理を行なうようにして
いた。画像メモリのアドレスは、書き込もうとする画像
信号の同期信号のタイミングで制御されていた。
【０００３】
【発明が解決しようとする課題】従来例では、画像メモ
リのアドレス制御は、画像信号の同期タイミングにより
規定されていたので、図２に斜線で示すような未使用部
分が少なからず発生し、無駄になっていた。この未使用
部分は、水平画素数や水平ライン数によってはかなりに
大きさになる。
リのアドレス制御は、画像信号の同期タイミングにより
規定されていたので、図２に斜線で示すような未使用部
分が少なからず発生し、無駄になっていた。この未使用
部分は、水平画素数や水平ライン数によってはかなりに
大きさになる。
【０００４】本発明は、このような未使用分を節減した
画像メモリ装置を提示することを目的とする。
画像メモリ装置を提示することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る画像メモリ
装置は、メモリ手段と入出力手段との間にバッファ・メ
モリを設け、当該メモリ手段と各バッファ・メモリとの
間のデータ転送、及び当該バッファ・メモリと当該入出
力手段との間のデータ転送を別々のタイミングで制御す
るようにしたことを特徴とする。
装置は、メモリ手段と入出力手段との間にバッファ・メ
モリを設け、当該メモリ手段と各バッファ・メモリとの
間のデータ転送、及び当該バッファ・メモリと当該入出
力手段との間のデータ転送を別々のタイミングで制御す
るようにしたことを特徴とする。
【０００６】
【作用】上記手段により、メモリ手段のアドレス制御を
入力画像又は出力画像から独立した独自のタイミングで
行なうことができる。これにより、メモリ手段の未使用
部分が減る。
入力画像又は出力画像から独立した独自のタイミングで
行なうことができる。これにより、メモリ手段の未使用
部分が減る。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【０００８】図１は、本発明の一実施例の構成ブロック
図である。１０はビデオ・カメラやビデオ再生装置から
の画像信号（動画像又は静止画）の入力端子、１２は入
力端子１０からの画像信号をディジタル化するＡ／Ｄ変
換器からなる入力回路、１４は入力回路１２の出力をバ
ス１６に非同期式に供給するＦＩＦＯ（先入れ先出し）
メモリ（バッファ・バッファ）、１８画像メモリ、２０
は画像メモリ１８のアドレスを発生するアドレス発生回
路である。バス１６はデータ・バス、複数の制御信号線
及びクロック線からなる。
図である。１０はビデオ・カメラやビデオ再生装置から
の画像信号（動画像又は静止画）の入力端子、１２は入
力端子１０からの画像信号をディジタル化するＡ／Ｄ変
換器からなる入力回路、１４は入力回路１２の出力をバ
ス１６に非同期式に供給するＦＩＦＯ（先入れ先出し）
メモリ（バッファ・バッファ）、１８画像メモリ、２０
は画像メモリ１８のアドレスを発生するアドレス発生回
路である。バス１６はデータ・バス、複数の制御信号線
及びクロック線からなる。
【０００９】２２，２４は、画像メモリ１８から読み出
されバス１６を介して入力した画像データを、夫々出力
回路２６，２８に供給するＦＩＦＯメモリである。出力
回路２６，２８は例えばＤ／Ａ変換器からなる。３０，
３２はモニタやビデオ記録装置に接続する出力端子であ
る。
されバス１６を介して入力した画像データを、夫々出力
回路２６，２８に供給するＦＩＦＯメモリである。出力
回路２６，２８は例えばＤ／Ａ変換器からなる。３０，
３２はモニタやビデオ記録装置に接続する出力端子であ
る。
【００１０】３４，３６，３８は入出力回路１２，２６
，２８７とＦＩＦＯメモリ１４，２２，２４との間のデ
ータ転送、及びバス１６を介したＦＩＦＯメモリ１４，
２２，２４と画像メモリ１８との間のデータ転送に必要
なクロックや制御信号を発生するパルス発生回路、４０
，４２，４４は、所定データ量毎に、入出力回路１２，
２６，２８７とＦＩＦＯメモリ１４，２２，２４との間
のデータ転送要求を発生するトリガ発生回路、４６，４
８，５０は、トリガ発生回路４０，４２，４４が発生す
るトリガ数をカウントするトリガ・カウンタである。
，２８７とＦＩＦＯメモリ１４，２２，２４との間のデ
ータ転送、及びバス１６を介したＦＩＦＯメモリ１４，
２２，２４と画像メモリ１８との間のデータ転送に必要
なクロックや制御信号を発生するパルス発生回路、４０
，４２，４４は、所定データ量毎に、入出力回路１２，
２６，２８７とＦＩＦＯメモリ１４，２２，２４との間
のデータ転送要求を発生するトリガ発生回路、４６，４
８，５０は、トリガ発生回路４０，４２，４４が発生す
るトリガ数をカウントするトリガ・カウンタである。
【００１１】５２は各入出力回路１２，２６，２８にお
けるデータ転送要求を調停し、画像メモリ１８とＦＩＦ
Ｏメモリ１４，２２，２４との間のデータ転送を制御す
るメモリ制御回路、５４は全体の動作モードを指示入力
する操作装置である。
けるデータ転送要求を調停し、画像メモリ１８とＦＩＦ
Ｏメモリ１４，２２，２４との間のデータ転送を制御す
るメモリ制御回路、５４は全体の動作モードを指示入力
する操作装置である。
【００１２】入力端子１０に入力する画像信号を画像メ
モリ１８に格納する場合を例に、本実施例の動作を説明
する。
モリ１８に格納する場合を例に、本実施例の動作を説明
する。
【００１３】ユーザは、操作装置５４から入力画像デー
タの画像メモリ１８への格納をメモリ制御回路５２に指
示する。メモリ制御回路５２は、入力回路１２の出力の
ＦＩＦＯメモリ１４への書き込みをパルス発生回路３４
に指令し、パルス発生回路３４は、ＦＩＦＯメモリ１４
への書き込み制御信号を、入力端子１０から入力する画
像信号の同期信号に同期して発生する。また、トリガ発
生回路４０は、所定量（以下、メモリ単位という）の画
像データがＦＩＦＯメモリ１４に書き込まれるたびに、
トリガ・カウンタ４６及びメモリ制御回路５２にトリガ
信号を送信する。トリガ・カウンタ４６はこのトリガ信
号をカウントし、カウント数をメモリ制御回路５２に供
給する。
タの画像メモリ１８への格納をメモリ制御回路５２に指
示する。メモリ制御回路５２は、入力回路１２の出力の
ＦＩＦＯメモリ１４への書き込みをパルス発生回路３４
に指令し、パルス発生回路３４は、ＦＩＦＯメモリ１４
への書き込み制御信号を、入力端子１０から入力する画
像信号の同期信号に同期して発生する。また、トリガ発
生回路４０は、所定量（以下、メモリ単位という）の画
像データがＦＩＦＯメモリ１４に書き込まれるたびに、
トリガ・カウンタ４６及びメモリ制御回路５２にトリガ
信号を送信する。トリガ・カウンタ４６はこのトリガ信
号をカウントし、カウント数をメモリ制御回路５２に供
給する。
【００１４】メモリ制御回路５２はトリガ発生回路４０
からのトリガ信号に応じて、トリガ・カウンタ４６から
のトリガ・カウント数をアドレス発生回路２０に出力さ
せると同時に、ＦＩＦＯメモリ１４からバス１６を介し
て画像メモリ１８に転送させる。アドレス発生回路２０
は、メモリ単位の個々のデータに対するアドレスを発生
し、これにより、ＦＩＦＯメモリ１４からの画像データ
が画像メモリ１８に書き込まれる。
からのトリガ信号に応じて、トリガ・カウンタ４６から
のトリガ・カウント数をアドレス発生回路２０に出力さ
せると同時に、ＦＩＦＯメモリ１４からバス１６を介し
て画像メモリ１８に転送させる。アドレス発生回路２０
は、メモリ単位の個々のデータに対するアドレスを発生
し、これにより、ＦＩＦＯメモリ１４からの画像データ
が画像メモリ１８に書き込まれる。
【００１５】このようにすることにより、画像メモリ１
８では、画像データが密に書き込まれ、その未使用部分
は図３の斜線に相当する部分のみとなり、非常に少なく
することができる。
８では、画像データが密に書き込まれ、その未使用部分
は図３の斜線に相当する部分のみとなり、非常に少なく
することができる。
【００１６】画像メモリ１８から出力回路２６，２８へ
の画像データの読み出しも、同様にメモリ単位毎にデー
タ転送要求のトリガ信号を発生させることにより実行さ
れる。但し、画像メモリ１８とＦＩＦＯメモリ２２，２
４との間のデータ転送は、一時に１つのＦＩＦＯメモリ
としか実行できないので、メモリ制御回路５２が、それ
ぞれの転送要求を調停し、転送要求がぶつからないよう
にする。
の画像データの読み出しも、同様にメモリ単位毎にデー
タ転送要求のトリガ信号を発生させることにより実行さ
れる。但し、画像メモリ１８とＦＩＦＯメモリ２２，２
４との間のデータ転送は、一時に１つのＦＩＦＯメモリ
としか実行できないので、メモリ制御回路５２が、それ
ぞれの転送要求を調停し、転送要求がぶつからないよう
にする。
【００１７】
【発明の効果】以上の説明から容易に理解できるように
、本発明によれば、未使用部分が少なく、利用効率の高
い画像メモリ装置を提示できる。
、本発明によれば、未使用部分が少なく、利用効率の高
い画像メモリ装置を提示できる。
【図１】 本発明の一実施例の構成ブロック図である
。
。
【図２】 従来例のメモリ使用状況の説明図である。
【図３】 本実施例によるメモリ使用状況の説明図で
ある。
ある。
１０：画像信号入力端子 １２：入力回路 １４：
ＦＩＦＯメモリ １６：バス１８：画像メモリ ２
０：アドレス発生回路 ２２，２４：ＦＩＦＯメモリ
２６，２８：出力回路 ３０，３２：出力端子 ３
４，３６，３８：パルス発生回路４０，４２，４４：ト
リガ発生回路 ４６，４８，５０：トリガ・カウンタ
５２：メモリ制御回路 ５４：操作装置
ＦＩＦＯメモリ １６：バス１８：画像メモリ ２
０：アドレス発生回路 ２２，２４：ＦＩＦＯメモリ
２６，２８：出力回路 ３０，３２：出力端子 ３
４，３６，３８：パルス発生回路４０，４２，４４：ト
リガ発生回路 ４６，４８，５０：トリガ・カウンタ
５２：メモリ制御回路 ５４：操作装置
Claims (1)
- 【請求項１】 メモリ手段と入出力手段との間にバッ
ファ・メモリを設け、当該メモリ手段と各バッファ・メ
モリとの間のデータ転送、及び当該バッファ・メモリと
当該入出力手段との間のデータ転送を別々のタイミング
で制御するようにしたことを特徴とする画像メモリ装置
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094488A JPH04324775A (ja) | 1991-04-24 | 1991-04-24 | 画像メモリ装置 |
| EP92303654A EP0510968B1 (en) | 1991-04-24 | 1992-04-23 | An image memorizing device |
| DE69223543T DE69223543T2 (de) | 1991-04-24 | 1992-04-23 | Bildspeichervorrichtung |
| US08/274,666 US5523799A (en) | 1991-04-24 | 1994-07-13 | Image storing device including an inhibiting function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094488A JPH04324775A (ja) | 1991-04-24 | 1991-04-24 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324775A true JPH04324775A (ja) | 1992-11-13 |
Family
ID=14111682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094488A Withdrawn JPH04324775A (ja) | 1991-04-24 | 1991-04-24 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324775A (ja) |
-
1991
- 1991-04-24 JP JP3094488A patent/JPH04324775A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |