JPH0433368A - ゲートアレイ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイ半導体装置に関し、特に電源ライ
ンのレイアウトを改善した半導体装置に関する。

〔従来の技術〕

一般にゲートアレイ半導体装置は、シリコンウェハ上に
トランジスタ等の素子を構成しておき、その後に任意の
配線パターンの配線を形成することで個々の素子を相互
に接続し、所要の論理機能を実現するようになっている
。このため、この種のゲートアレイ半導体装置では、所
要の論理回路に基づいて使用する素子を予め決定し、決
定された素子を相互に接続する配線を自動レイアウトに
よって決定し、かつその配線を行っている。この場合、
従来のゲートアレイ半導体装置では、各素子に接続され
る電源ライン（接地ラインを含む）は予め決定されてお
り、各素子に接続される信号ラインのみを自動レイアウ
トしている。

〔発明が解決しようとする課題〕

このような従来のゲートアレイ半導体装置では、電源ラ
インは予め決められた一部パターンのレイアウトである
ため、必ずしも各素子で構成される論理回路の配置に最
適なレイアウトではなく、効率が悪い場合があるという
問題がある。また、先に電源ラインが設定されているた
め、信号ラインはこの電源ラインを避けて配設しなけれ
ばならず、そのレイアウトに制約を与え、設計の自由度
が低下されるという問題もある。

本発明の目的は、電源ラインの効率を高めるとともに、
信号ライン等の配線レイアウトの設計の容易化を可能に
したゲートアレイ半導体装置を提供することにある。

〔課題を解決するための手段〕

本発明のゲートアレイ半導体装置は、機能回路を複数個
のマクロセルに分割し、かつ各マクロセルのそれぞれに
電源端子を配設した上で各電源端子にそれぞれ電源ライ
ンを接続した構成とする。

〔作用〕

本発明によれば、マクロセルに設けられた電源端子を利
用して電源ラインの接続を行うことで、電源ラインの効
率を高め、かつ信号ラインにおける制約を緩和させる。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明のゲートアレイ半導体装置を構成するマ
クロセルの一例を示す図である。このマクロセル１は、
トランジスタやダイオード等の能動素子や、抵抗等の受
動素子で所要の機能を発揮する論理回路を複数個に分割
したうちの１つであり、このマクロセル１の周辺部には
複数個の信号端子２を配設している。また、このマクロ
セル１の周辺部の他の部位には、前記信号端子２とは独
立した電源端子、すなわちＶＣＣ端子３とＧＮＤ端子４
をそれぞれ配設している。そして、マクロセル１内のセ
ル列５は、前記ＶＣＣ端子３およびＧＮＤ端子４にそれ
ぞれ接続されるマクロセル内ＶＣＣライン６およびマク
ロセル内ＧＮＤライン７によって所要の電気接続が行わ
れている。

第２図は第１図のマクロセル１をチップ８上にレイアウ
トしたものであり、複数個のマクロセル１を配列した上
で、各マクロセル１のＶｃｃ端子３およびＧＮＤ端子４
にそれぞれＶＣＣ電位およびＧＮＤ電位を供給するよう
にチップ内ＶＣＣライン９およびＧＮＤライン１０をレ
イアウトし、これをチップ周辺ＶＣＣライン１１および
チンプ周辺ＧＮＤライン１２にそれぞれ接続する。また
、各マクロセル１の信号端子２はそれぞれ所要の機能を
発揮するように所要の信号ライン（図示は省略している
）をレイアウトする。

これにより、このチップ８においては、信号ラインとチ
ップ内ＶＣＣライン９およびチンブ内ＧＮＤライン′１
０をそれぞれ同一レベルでレイアウト設計することが可
能となる。したがって、各ラインかそれぞれ最高の効率
で機能されるような設計を行うことができ、かつ信号ラ
インに制約を与えることがない設計自由度を高めること
か可能となる。

この場合、第３図に示すように、２のマクロセルＩＡ、
ＩＢの各ＶＣＣ端子３およびＧＮＤ端子４に、同じ千ノ
ブ内ＶＣＣライン９とチップ内ＧＮＤライン１０を利用
して電源ラインの接続を行うように千ノブ８Ａを構成し
てもよい。

このように構成すれば、チップ内ＶＣＣライン９および
チンプ内ＧＮＤライン１０のライン数を低減することが
できる。

［発明の効果〕 以上説明したように本発明は、マクロセルに電源端子を
配設し、この電源端子に接続する電源ラインを信号端子
Ｇこ接続する信号ラインとともにレイアウトする構成と
しているので、電源ラインの配線パターンを信号ライン
とともに設計することで、マクロセルに対して好適な電
源ラインおよび信号ラインのレイアウトを行なうことが
可能となり、その効率を高めるとともに、信号う１゛ン
における設計上の制約を緩和して設計の自由度を改善す
ることができるという効果を有する。

【図面の簡単な説明】

第１図は本発明におけるマクロセルの内部配線ラインと
端子の配列状態を示すレイアウト図、第２図は第１図の
マクロセルを用いたゲートアレイ半導体装置のチップの
レイアウト図、第３図は第２図の変形例を示すチップの
レイアウト図である。 １、ＩＡ、ＩＢ・・・マクロセル、２・・・信号端子、
３・・・ＶＣＣ端子、４・・・ＧＮＤ端子、５・・・セ
ル列、６・・・マクロセル内■。、ライン、７・・・マ
クロセル内ＧＮＤライン、８・・・チップ、９・・・チ
ップ内ＶＣＣライン、１０・・・チップ内ＧＮＤライン
、１１・・・チップ周辺ＶＣＣライン、１２・・・チッ
プ周辺ＧＮＤライ第 図 第３ 図

Claims (1)

【特許請求の範囲】
1. １、機能回路を複数個のマクロセルに分割するとともに
   、各マクロセルのそれぞれに信号端子および電源端子を
   配設し、かつ各マロクセルの電源端子にそれぞれ電源ラ
   インを接続したことを特徴とするゲートアレイ半導体装
   置。