JPH04340220A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に係り、特に基板上に
薄膜半導体素子を形成する技術に関する。

［従来の技術］ 従来、絶縁性基板上に半導体の結晶層を形成し、これに
種々のデバイスを作成する技術に関しては、様々な技術
開発がなされている。特に、絶縁体基板上に単結晶シリ
コン層を形成し、これに半導体デバイスを作成して集積
回路を実現する技術は、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ
　Ｉｎｓｕｌａｔｏｒ）技術と呼ばれ、これまで盛んに
研究開発がなされてきた。

ＳＯＩ技術が実用化すれば、ＩＣの高速化に有利なばか
りでなく、例えばラッチアップフリーのＣＭＯＳ回路や
、ソフトエラー耐性の非常に大きなダイナミックメモリ
が実現される。また、半導体素子の上に絶縁層を介して
半導体素子を順次積み重ねて行くことにより、３次元構
造のＩＣの実現も可能である。

さらに、大面積のガラス基板上にＳＯＩ技術により単結
晶シリコン層が安価に形成できれば、高性能な、大型の
フラットパネル形式のディスプレイ装置ができ、壁かけ
型のテレビが実現できるなど表示デバイスにも大きな変
革をもたらすことが期待される。このような重要な期待
にもかかわらず、ＳＯＩ技術は未だ実用的なレベルには
決して達しておらず、したがってこれらの技術を用いた
商品開発には程遠い現状である。

以下に従来のＳＯＩ技術について例示しつつ、その問題
点について述べる。

最も古くから知られている技術にＳＯＳ（Ｓｉｌ−ｉｃ
ｏｎ　ｏｎ　Ｓａｐｐｈｉｒｅ）と呼ばれる技術がある
。これは、サファイヤ（Ａ■２Ｏ３）単結晶上にＳｉ薄
膜をエピタキシャル成長させ、これにＩＣを形成する技
術であるが、シリコンウェハに較べ、サファイヤ基板の
コストが高いことや、またサファイヤとシリコンの結晶
の格子定数が違うことから結晶欠陥が発生し、必ずしも
性能のよいデバイスができないこと等の理由により、古
くから実用化・商品化されて来たにもかかわらず、現在
では、ＳＯＩの主流とはならず、限られた分野において
しか用いられていない。

これに対し、ＳｉＯ２、Ｓｉ３Ｎ４、Ａ■Ｎ等の全く結
晶性を持たない絶縁物基板表面に単結晶シリコン薄膜を
形成する技術がここ１０年間に非常に活発に開発されて
きた。このような技術の１つに、例えばグラフォエピタ
キシーと呼ばれる技術がある。これは第１２図に示すよ
うに、ＳｉＯ２基板１２０１の表面に周期的に配置され
た溝を形成し、その上にアモルファスシリコン１２０２
を堆積させた後、レーザ光を基板上でスキャンしながら
あて、部分的に溶融した領域１２０３を作り出し、これ
によりシリコンを単結晶化させる技術である。一旦溶融
したシリコンは、再結晶化する際に基板表面に形成され
たグレーティングパターンの影響で、このパターン方向
に揃った結晶が成長し、全面が単結晶化する。

しかし、この技術で形成した結晶層は多くの結晶欠陥を
中に含み、ＳＯＩデバイスへの応用には到らなかった。

これに対し、第１３図に示したようなゾーンメルト法も
開発された。これは、第１２図と同様のウェハ１３０１
をステージ１３０２の上にのせて加熱し、さらに棒状の
カーボンヒーター１３０３を通電加熱しながらスキャン
させることによりウェハ表面に線状の溶融領域１３０４
を形成し、単結晶薄膜を得る方法である。しかし、この
方法では、カーボンヒーター１３０３からのカーボンの
汚染等により良い結晶が得られないばかりでなく、熱に
よるウェハの反りやＳｉ薄膜のクラックが生じる等の問
題点も有り、実用化しなかった。

さらに、この方法はウェハの温度が部分的にシリコンの
融点（１４１２℃）以上に加熱されるため、３次元ＩＣ
への応用は不可能である。なぜならば、下地に作り上げ
たデバイスが上層のシリコン層の単結晶化の際の加熱に
より溶けたり、あるいは著しい特性の劣化を生じたりす
るからである。

なお、加熱手段としては電子ビーム等を用いた例もある
が、これも結果は同様で決して良好なものではない。

以上述べたグレーティングパターンを用いて単結晶化さ
せる方法以外に、例えば第１４図に示したラテラルエピ
タキシーと呼ばれる技術がある。これは、Ｓｉ単結晶の
基板１４０１上に形成したＳｉＯ２膜１４０２上にアモ
ルファスＳｉ層１４０３を堆積させるが、このときその
一部を基板１４０１の表面１４０４と接触させる。次い
で、レーザビーム１４０５を照射してシリコンの溶触部
１４０６を形成し、これをレーザビームとともにウェハ
上をスキャンさせる。この時、レーザビームのスキャン
を単結晶部１４０４からスタートさせると、この部分か
ら単結晶の成長が始まり、順次ＳｉＯ２膜１４０２上に
伸びて行き、単結晶層が絶縁膜上に形成されるのである
。この場合もビームが単結晶領域から遠ざかるに従って
結晶欠陥が発生し、よってウェハ全面に渡って高品質な
単結晶シリコン薄膜を形成することはまだ実現していな
い。また、レーザビームを用いて局所的に加熱する方法
は、基板に大きな熱歪みを生じるなどの問題を生じてい
る。さらに本方法では、シリコン基板を熱酸化して表面
にＳｉＯ２膜を形成したものを絶縁体基板として用いる
ため、必ずシリコンの単結晶基板が必要であり、例えば
フラットパネル・ディスプレイ装置の製造のように大面
積のガラス基板上に単結晶薄膜を形成すること等への応
用は不可能である。

［発明が解決しようとする課題］ 以上に述べたように現状のＳＯＩ技術は多くの問題を抱
えている。問題点をまとめると以下の通りである。

まず第１に、部分的にＳｉを溶融させて再結晶化するた
め、ウェハの温度が局所的にシリコンの融点１４１２℃
以上に加熱される点である。これは低温化を目指してい
る今後の半導体デバイスプロセスとは本質的に全く相容
れない点である。すなわち、再結晶化プロセスにおいて
、それ以前に形成した配線その他の集積回路の各要素は
、この熱により望ましくない反応を生じたり、あるいは
大きな熱歪みにより特性が著しく劣化するなどの問題が
生じるのである。

第２に、サファイヤ基板や熱酸化したシリコン基板を用
いる例では、基本的には大型のディスプレイ等の装置へ
の応用ができない点である。これは大面積の良質の基板
を用意するのが困難なばかりでなく、大幅なコストアッ
プに繋がる等の問題も有している。

第３に、ＳＯＳ技術を除いて、いずれのＳＯＩ技術にお
いても得られた結晶層は結晶欠陥や不純物による汚染が
多く、まだまだ集積回路を製作するレベルに到っていな
いという点である。今後、ＳＯＩ技術を真に実用化する
ためには、低温で、しかも簡単なプロセスで、いかなる
絶縁物基板上にも高品質な単結晶シリコン層が形成でき
る技術を開発しなければならない。

本発明は以上の点に鑑みなされたものであり、低温で、
しかも簡便な手段により、いかなる絶縁性基板上にも高
品質な単結晶半導体層を形成することのできる半導体装
置の製造方法を提供しようとするものである。

［課題を解決するための手段］ 本発明の第１の要旨は、基板の一主表面上の少なくとも
一部に、段差形状を有する導電体層を形成する工程と、
前記導電体層に直流電位を与えた状態で前記基板上に半
導体薄膜を形成する工程を少なくとも一部に含んでいる
ことを特徴とする半導体装置の製造方法に存在する。

本発明の第２の要旨は、第１の要旨において、基板の主
表面が絶縁物で形成されていることを特徴とする半導体
装置の製造方法に存在する。

本発明の第３の要旨は、第１の要旨において、基板の主
表面が導電体で形成されていることを特徴とする半導体
装置の製造方法に存在する。

本発明の第４の要旨は、第１の要旨乃至第３の要旨のい
ずれか１つにおいて、半導体薄膜の形成に際し、不活性
ガスを用いたスパッタリングにより薄膜形成を行うこと
を特徴とする半導体装置の製造方法に存在する。

本発明の第５の要旨は、第１の要旨乃至第４の要旨のい
ずれか１つにおいて、導電体層の段差部における側面が
、前記段差部において低い方に位置した表面を閉ループ
を形成して包囲する如く形成されたことを特徴とする半
導体装置の製造方法に存在する。

［作用］ 本発明は、基板の一主表面上の少なくとも一部に、段差
形状を有する導電体層を形成する工程と、前記導電体層
に直流電位を与えた状態で前記基板上に半導体薄膜を形
成する工程を少なくとも一部に含んでいることを最大の
特徴としている。

本発明で、基板としては 石英基板やガラス基板等の絶縁性基板が主なものである
。他に、例えば、第１１図に示すような、Ａ■Ｎ基板１
１０１上に、窒化シリコン、ＳｉＯ２等の膜１１０２を
堆積させたものを基板として用いてもよい。このような
基板では、熱伝導性が良好で、高速動作するデバイスか
ら発生する熱を有効に逃がすことができる。もちろん、
Ａ■Ｎ基板１１０１だけでもよい。さらに、従来技術に
おいて述べたようなサファイア基板等であっても良いが
、本発明はむしろ石英基板やガラス基板のように低コス
トで入手の容易な基板上に良好な半導体単結晶薄膜を形
成できることに最大の意義がある。

また、本発明は導電性の基板に対して実施することもで
きる。例えば、第７図（ａ）、（ｂ）の断面図に示すよ
うな、絶縁物基板７０１に段差を有する金属薄膜７０２
を設けたものや、絶縁物基板７０１表面に凹部７０３を
形成した後、全面に金属薄膜７０４を形成したものであ
ってもよい。

すなわち、金属薄膜上に半導体単結晶の薄膜を成長させ
ることもできるのである。

基板の一主表面上に形成される段差形状を有する導電体
層とは、例えば第２図（ａ）、（ｂ）に示すような金属
薄膜パターン２０１である。第２図（ａ）は平面図で、
斜線を施した部分２０１が金属薄膜に正方形の穴パター
ンを形成した金属薄膜パターンである。その断面形状は
第２図（ｂ）の断面図に示したように、パターン端面２
０３が基板表面２０２に対しほぼ垂直となるように加工
されている。このような加工は通常のフォトリソグラフ
ィ工程等を用いて行うことができる。この導電体層には
後述する半導体薄膜形成時に直流電位が与えられ、これ
により半導体薄膜の形成が制御される。

格子パターンの大きさは必要に応じて任意の大きさとす
ることが可能である。また、格子パターンの形状も第２
図（ａ）、（ｂ）に示した正方形の穴パターンに限らず
、例えば長方形でもよいし、第６図（ａ）のような正六
角形や、第６図（ｂ）のような正三角形の穴パターンで
もよい。

第６図（ａ）、（ｂ）において、６０１は金属薄膜パタ
ーン、６０２は基板表面である。但し、この格子パター
ンの形状は形成される半導体薄膜の結晶方向と密接な関
係があり、例えば、第２図（ａ）、（ｂ）に示した正方
形の穴パターンでは基板の主表面上にＳｉの（１００）
面を形成でき、第６図（ａ）、（ｂ）の正六角形や正三
角形の穴パターンではＳｉの（１１１）面を形成できる
。この点については後に詳しく述べる。

なお、導電体層の材質としては、例えばＷが好適なもの
として挙げられるが、これに限定されるものではない。

例えば、その他のリフラクトリーメタルやリフラクトリ
ーメタルシリサイドであってもよい。もちろん、Ａ■、
Ｃｕ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ等の金属でもよいが、そ
の後のデバイス製作プロセスにおいて、これらの金属が
基板内に拡散して行くことを防ぐために熱処理温度を下
げる必要がある。

次に、上記の導電体層に直流電位を与えた状態で半導体
薄膜を形成する工程であるが、この形成方法は、本発明
者によるＲＦ−ＤＣ結合バイアススパッタリング装置（
特開昭６２−２８７０７１号）による成膜や、あるいは
上記装置で石英基板ホルダーに高周波印加によるバイア
スを加えて行うスパッタリング成膜を用いてもよい。

本発明は、以上に述べた段差形状を有する導電体層と半
導体薄膜形成時に印加される直流電位とによって、形成
される半導体薄膜を制御し、良好な半導体の単結晶薄膜
を得ることを可能にしたものである。

次に本発明のプロセスによって基板の表面に半導体の単
結晶薄膜が形成されるメカニズムについて考察する。

まず直流電位を与える方法を説明するために、最も好適
な例として第３図に示したような前述のＲＦ−ＤＣ結合
バイアススパッタリング装置（特開昭６２−２８７０７
１号）について述べる。この装置は、超高純度のＡｒガ
ス及びＨ２ガスを供給するガス供給系３０１と超高真空
排気系３０２を備えた真空チャンバー３０３内にターゲ
ット３０４とウェハホルダー３０５が設置されている。

この場合、ターゲット３０４にはＡｓ、Ｐ、Ｂ等の不純
物が所定量添加されたシリコンのブロックが用いられて
おり、外部からは、例えば１００ＭＨｚの高周波電源３
０６が接続されている。また、直流電源３０７が高周波
フィルター（低域通過フィルター）を介してターゲット
に接続されている。Ｗ薄膜パターン３０８の形成された
石英基板３０９は、ウェハホルダー３０５上に固定され
、かつピン３１０によって電気的にＷ薄膜パターン３０
８と繋がれている。したがって、Ｗ薄膜パターンの電位
は外部より高周波フィルターを介して接続された直流電
源３１１によってコントロールされる。

この装置の特徴は、薄膜の成膜速度と同時に、成長中の
薄膜表面に照射されるＡｒイオンの量と個々のイオンの
運動エネルギー等薄膜形成の重要なパラメーターをそれ
ぞれ自在に、しかも独立にコントロールできる点にある
。すなわち、高周波電源３０６のパワーによってプラズ
マの密度すなわち生成されるＡｒイオンの濃度を決める
ことができる。一方、ターゲットの直流電位によってタ
ーゲットのスパッタリングフィールドを決定できる。こ
の高周波電力とターゲットの直流バイアス値の組合せに
よって成膜速度が決定される。これは、ターゲットに照
射されるイオンの運動エネルギーとイオン量を独立に制
御できるからである。また、ウェハホルダーの直流電位
をコントロールすることによって、成長中のＳｉ−薄膜
表面を照射するＡｒイオンのエネルギーが決定され、高
周波電力を制御することにより照射イオン量が決定され
る。以上の機能により、基板３０９上に堆積する薄膜の
結晶学的性質を自在にコントロールできるのである。

以下では、以上の第３図の装置において第２図の金属薄
膜パターンを有する基板上に半導体薄膜を堆積する場合
を例として説明する。

第４図（ａ）〜（ｂ）は結晶成長のメカニズムを説明す
るためのモデル図であり、ここで４０１は石英基板、４
０２はＷの金属薄膜、４０３はＳｉ原子、４０４はＡｒ
イオンである。堆積の条件は、ＲＦパワーを２０Ｗ、タ
ーゲットバイアスを−３００Ｖ、ウェハホルダーのバイ
アスを−５Ｖ、Ａｒガスの圧力を８×１０−３Ｔｏｒｒ
とする。この条件のもとで、絶縁物基板４０１の表面は
約０Ｖのフローティング電位となり、プラズマの電位は
約＋２０Ｖとなることが、実験の結果により分っている
。なお、このような電位の値は、装置の形状等、個々の
装置特有の特性によって決まるものであり、ここに示し
た設定条件は１つの例を示したに過ぎない。

第４図（ａ）はＳｉ薄膜を成膜し始めた初期の状況を模
式的に示したものである。成膜を始める前に、ＲＦ電力
を５Ｗ程度、ターゲット電位を−２０〜−３０Ｖ程度、
ウェハ電位を５〜１０Ｖ程度にして、Ａｒ＋Ｈ２プラズ
マのＡｒイオン、Ｈイオンの表面照射を行い、吸着して
いる水分、カーボン等を除去してある。ターゲット部で
スパッタされたＳｉ原子は基板表面４０５に到達し付着
堆積する。もちろん、Ｗ薄膜４０２上にも付着堆積する
。同時にＡｒイオンも基板表面に飛来し、基板表面ある
いは堆積したＳｉの表面を照射することになる。Ａｒイ
オンの照射エネルギーはプラズマと基板表面の電位差に
等しく、この場合は約２０ｅＶである。このエネルギー
によって基板表面での核生成、Ｓｉ原子のマイグレーシ
ョン等が活発化され、Ｓｉ結晶の成長が促される。

Ｓｉ薄膜形成の初期過程では、第４図（ａ）に示したよ
うに種々の方位をもった結晶粒が島状に成長する。

第４図（ｂ）は、このように成長した結晶粒が、Ｗ薄膜
パターン４０２に囲まれた基板の表面全面に渡って連続
膜となった状態を示す。この状態では、Ｓｉ薄膜４０６
はＷ薄膜４０２と電気的に接続され、その電位はウェハ
ホルダーのバイアス電圧−５Ｖに等しくなる。したがっ
て、この瞬間からＳｉ薄膜は、約２５ｅＶのエネルギー
をもったＡｒイオンで照射されることになる。このエネ
ルギーをもったＡｒイオンの照射により、堆積したＳｉ
薄膜全体の各Ｓｉ原子間の結合が切れ、各Ｓｉ原子は自
由に動きまわれる状態になる。

この後、さらにＳｉ原子が飛束して薄膜の膜厚が増加し
ていくと、最下層のＳｉ原子層に与えられるＡｒイオン
の運動エネルギが次第に減少して行くため、最下層のシ
リコン原子層から順に結晶化を始める。このとき、例え
ば第２図（ａ）、（ｂ）のようなパターンを用いるとＳ
ｉ（１００）面が成長する。これは、Ｗ薄膜４０２の巨
視的な形状に対し、膜全体の自由エネルギーを最も低く
するように再配列するためと考えられる。この状態を模
式的に示したのが第４図（ｃ）である。

これ以降は順次Ｓｉ薄膜の膜厚が時間とともに増加する
訳であるが、最上層の数原子層では非常に活性な状態、
すなわち、構成原子が自由に動きまわれる状態を保ちな
がら、順次下層の方から結晶化が進んで行くものと解釈
される。表面のＳｉ原子層のうち何層までが自由に原子
の動きまわれる状態になっているかは、薄膜の成長速度
、Ａｒイオンの照射量、照射エネルギー等の組合せによ
って変化するので一概には言えないが、ここで述べた条
件下では大体数原子層であると推定される。

この例では、絶縁性である石英基板４０１の表面４０５
の電位はほぼ０Ｖに設定していたが、これは第３図の装
置においてウェハホルダーがコンデンサー３１２によっ
て高周波的にアースされていたため、ウェハが電位が高
周波で振られることなく、チャンバーとほぼ同じ直流電
位となったのである。

これは、例えば第５図（ａ）のように、ウェハホルダー
５０１に高周波電源５０２を接続してもよい。この場合
、Ｗ薄膜５０３及び基板表面５０４はどちらも同じ直流
電位が与えられることになる。この電位の値は、高周波
の周波数ｆ１及び電力、Ａｒガスの圧力等で決定され、
例えば高周波電力を変化させることで所望の値とするこ
とが可能である。

ウェハホルダー側に印加される高周波電源の周波数ｆ１
は、チャンバー内に放電を形成する高周波電源の周波数
ｆ０とは異なっている。電力も直流電位を与えるためだ
けのものであるから、放電を励起するｆ０の電力に比べ
ればきわめて小さいものとなる。５０５は、周波数ｆ１
に対して高いインピーダンスを示し、ｆ０に対してはき
わめて低いインピーダンスを示すフィルターである。

第５図（ａ）では、Ｌ、Ｃの並列回路が示されているが
、共振周波数｛２π（Ｌ１Ｃ１）１／２｝−１をｆ１に
等しく設定する。Ｃ１はウェハホルダーに直流電位が生
じるようにウェハホルダーをアースから直流的に切断す
るためのものであり、（２πｆ０Ｃ１）−１、（２πｆ
１Ｃ１）−１が十分小さな値となるよう、Ｃ１は十分大
きな値に設定する。もちろん、同一の目的を達成するた
めに、ＬＣ直列共振回路を使うことも有効である。この
場合には、共振周波数｛２π（ＬＣ）１／２｝−１をｆ
０に等しくなるように設定する。

第３図において説明したように、基板表面の電位とＷ薄
膜の電位を別々の値に設定しかつ制御したい場合には、
例えば第５図（ｂ）のような構成をとればよい。このよ
うにすれば、Ｓｉ薄膜が基板表面の全面を覆うまでのＡ
ｒイオンの照射エネルギーＥ１と、全面を覆った後の照
射エネルギーＥ２とを、それぞれ外部の高周波電源５０
２のパワーと直流電源５０６の電圧で別個に制御するこ
とができる。Ｅ１を十分小さくしてＡｒイオン照射によ
る表面のクリーニングを十分小さなエネルギーで行い、
結晶成長は最適のエネルギー値Ｅ２で行うなどのプロセ
スが可能となる。逆に、Ｅ１を十分大きくして連結膜が
形成されるまでの基板表面の状態を非常に活性にし、連
結膜が形成された時点で即座に再結晶化に最適のエネル
ギーに自動的に切り換わるように行うことも可能である
。

また、薄膜結晶の比抵抗が高かったり、あるいは金属薄
膜との間がショットキーダイオードの逆バイアス特性と
なってＳｉ薄膜の電位制御が十分に行えないような場合
には、第５図（ａ）の方式で行う方が好ましい。

高周波電源５０２の周波数ｆ１は、ターゲットの高周波
電源３０６（第３図）の周波数ｆ０とは異なる値とする
ことが望ましい。例えば２０５ＭＨｚを用いればよい。

また、コンデンサー３１２（第３図）に換えて、例えば
５０５のようなＬＣ反共振回路を接続する必要がある。

この回路の共振周波数はｆ１に等しく、周波数ｆ１の高
周波に対しては無限大のインピーダンスをもっている。

同時に、Ｃ１の値はターゲットの高周波電源の周波数ｆ
０に対して十分小さなインピーダンスをもつように設定
することが重要である。

以上は第２図に示した正方形パターンを用いた場合につ
いて説明したが、これは、例えば第６図（ａ）、（ｂ）
のような導電体層のパターンを用いてもよい。導電体層
に囲まれた領域は、第６図（ａ）では正六角形、第６図
（ｂ）では正三角形であり、いずれも３回対称の対称性
を有している。このパターンを用いた場合には、成長し
たＳｉ単結晶層は（１１１）配向を持つ。

（１００）あるいは（１１１）配向のいずれを選択する
かはそれぞれのデバイスの要請に基いて決定すればよい
が、これまでの実験結果では、（１１１）配向をさせた
膜の方が結晶性が優れていることが分っている。特に、
Ｗ薄膜パターンで囲まれた部分の面積が１ｃｍ×１ｃｍ
以上に大きくなった場合には、はっきりと差が現われ、
例えば欠陥密度の値が（１１１）面の単結晶の方が少な
くなる。

このことは、イオン照射を行いながら薄膜の成長を行う
と（１１１）面が成長しやすいという現象と関係してい
ると解釈できる。この現象の生じる詳しいメカニズムに
関しては現在のところまだはっきりと分っていないが、
イオン照射に対して最も強いと考えられる最稠密面、す
なわちＳｉ（１１１）面がイオン照射の方向と垂直に向
くようにＳｉ薄膜が成長すると解釈できる。つまり、イ
オン照射自身が形成される薄膜を（１１１）配向させる
性質をもっており、かつ、第６図のパターンが面内での
配向性を決定する働きをしているため、（１１１）面の
単結晶が成長するのである。したがって、このイオン照
射の効果に逆らってまで（１００）Ｓｉを成長させるよ
りは（１１１）Ｓｉを成長させる方が自然であり、結晶
性のよい薄膜が得られるのである。

本発明の結果、低温のプロセスにより高品質な単結晶半
導体層が、いかなる種類の基板上にも容易に形成するこ
とが可能となり、超高速半導体デバイス、高性能フラッ
トパネルディスプレイ装置等の製作が実現した。

（以下余白） ［実施例］ 以下、本発明の実施例を図面を用いてより具体的に説明
する。

（第１実施例） 第１図（ａ）〜（ｂ）は本発明の第１実施例を示す工程
断面図である。まず、第１図（ａ）に示すように、例え
ば石英製の基板１０１の表面に例えばタングステン（Ｗ
）等の金属薄膜１０２を約５００Å程度形成する。この
形成方法はＥＢ（電子ビーム）蒸着等を用いてもよいが
、より緻密で結晶性も優れたＷ等の金属薄膜を得るため
には、本発明者によるＲＦ−ＤＣ結合バイアススパッタ
リング装置（特開昭６２−２８７０７１号）による成膜
か、あるいは上記装置で石英基板ホルダーに高周波印加
によるバイアスを加えて行うスパッタリング成膜が有効
である。

次に、フォトリソグラフィ工程を用いてＷ薄膜１０２を
所定の形状のパターンに加工する（第１図（ｂ））。こ
のパターンの平面形状は、例えば第２図（ａ）に示すＷ
薄膜パターン２０１のように、正方形の穴パターンを有
するＷ薄膜を格子状に配したものを用いた。第２図（ａ
）では斜線を施した部分がＷ薄膜部であり、その断面形
状は第２図（ｂ）に図示したように、そのパターン端面
２０３が基板表面２０２に対しほぼ垂直の段差を形成す
るように加工することが望ましい。

このような加工はリアクティブイオンエッチング（ＲＩ
Ｅ）技術を用いて行うことができる。

次に、第１図（ｃ）に示したように、Ｗ薄膜１０２に直
流電位を与えながら、Ｓｉをスパッタリングにより０．
１〜０．５μｍ程度堆積させる。これは第３図に示した
ような、前述のＲＦ−ＤＣ結合バイアススパッタリング
装置（特開昭６２−２８７０７１号）を用いて行った。

本実施例では、基板の温度を３２０℃、ＲＦパワーを２
０Ｗ、ターゲットバイアスを−３００Ｖ、ウェハホルダ
のバイアスを−５Ｖ、Ａｒガス圧を８×１０−３Ｔｏｒ
ｒとして成膜を行ったところ、約２００Å／ｍｉｎの成
膜速度でＳｉの単結晶膜１０３を、石英基板１０１の表
面部１０１′全面に渡って形成することができた（第１
図（ｃ））。得られたＳｉ単結晶膜１０３は、基板表面
と平行に（１００）面を有し、正方形の抜きパターン（
第２図（ａ））の一辺に平行に１１０方向の揃った結晶
となっていることが分った。この単結晶薄膜には結晶欠
陥や不純物による汚染はほとんどなく、極めて良好な状
態であった。

次に、このようにして形成された単結晶シリコン膜１０
３内に通常の工程によりＭＯＳＦＥＴを形成した例を第
１図（ｄ）に示す。第１図（ｄ）は、Ｗ薄膜パターン近
傍を拡大して示した模式図であり、１つのｎチャネルＭ
ＯＳＦＥＴの形成された状態を示している。第１図（ｄ
）において、１０３はｐ型単結晶シリコン層、１０４は
ソース・ドレイン部、１０５はゲート電極、１０６及び
１０６′はＡ■配線、１０７はフィールド酸化膜であり
、１０１は石英基板、１０２′はＷ薄膜パターンである
。

このＷ薄膜パターン１０２′は石英基板１０１上に単結
晶シリコンを成長させる際に直流電位を供給し結晶成長
を制御する目的でのみ必要なパターンであり、例えば、
第１図（ｃ）の状態の単結晶膜１０３成長後にその上の
シリコン層とともにとり除いてもかまわない。あるいは
、第１図（ｄ）に示したように最後まで残し、例えばＭ
ＯＳＦＥＴの半導体層である単結晶膜１０３の電位制御
のための電極として用いてもよい。

第２図（ａ）に示した格子パターンの大きさは必要に応
じて任意の大きさにすることが可能である。例えば、こ
の実施例ではＷ残し部であるＷ薄膜パターン２０１の幅
を１ｍｍ、基板表面２０２のＷ抜きとなっている部分の
正方形パターンの一辺を５ｍｍとした。こうすれば５ｍ
ｍ四方の単結晶領域を１つのチップとして用い、ＬＳＩ
回路を作成し、Ｗ薄膜パターン２０１をウェハのダイシ
ングのための領域、すなわちダイシングラインとして用
いることができる。もちろん、このパターン巾も正方形
パターンもともに、もっと小さくてもよいし、あるいは
逆に大きくしてもよい。

ここで大切なことは、パターンの形状と段差部の断面形
状をどのようにするかということである。パターンの形
状として、例えば第２図（ａ）のように正方形のものを
採用すると（１００）面のＳｉ単結晶が成長する。これ
は長方形のパターンの場合でも同様である。また、例え
ば第６図（ａ）又は第６図（ｂ）のようなパターンを用
いると（１１１）面が成長する。なお、第６図（ａ）、
（ｂ）において、６０１はＷ薄膜パターン、６０２は基
板表面である。

段差部の断面形状に関しては、第２図（ｂ）のように基
板主平面に対しほぼ垂直に近い側面を持った導電性材料
の段差形状とすることが重要である。形成された単結晶
薄膜の結晶性はこの段差形状に大きく依存することが分
っている。しかし、これは必ずしも正確に垂直である必
要はなく、基板主平面である基板表面２０２から測った
側面の角度が最大で９０°±２０°程度のテーパーをも
っていてもよい。

なお、本実施例では導電性薄膜としてＷを用いたが、材
質はこれに限定されず、例えばその他のリフラクトリー
メタルやリフラクトリーメタルシリサイドでもよい。も
ちろんＡ■、Ｃｕ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ等の金属で
もよいが、その後のデバイス製作プロセスにおいて、こ
れらの金属が基板内に拡散して行くのを防ぐために熱処
理温度を下げる必要がある。また、リフラクトリーメタ
ルシリサイドを用いた場合には、半導体デバイスを製作
するプロセスにおいて１０００℃程度の高温処理を用い
ても導電性パターン１０２′とＳｉ単結晶膜１０３とが
反応を生じたり、あるいは金属原子が拡散する等の問題
は生じない。

以上説明したように本発明の方法によれば、２０〜３０
ｅＶ程度の比較的低いエネルギーを持つ粒子の衝撃を利
用して、Ｓｉ薄膜の表面を活性化し、Ｓｉの再結晶化を
行うため、全くの低温プロセスで良好なＳｉ単結晶薄膜
を得ることができる。すなわち、プロセス中の基板の温
度は、基板加熱によって決定される温度に固定されたま
まである。第１実施例では基板温度を３５０℃としたが
、この温度はさらに下げてもよいし、もし必要であれば
もっと高くしてもよい。いずれにしてもＳｉの融点１４
１２℃よりはるかに低い温度で再結晶化を行うため、熱
歪みは全く生じず、また、汚染等が生じる問題も極めて
少ない。したがって結晶性の優れた薄膜が得られるので
ある。また、下地の材料を高温に加熱することもないの
で、素子を何層にも重ねて形成する３次元ＩＣへの応用
も容易に行える。さらに、サファイヤやＳｉ単結晶基板
等の高価な基板を用いる必要もなく、例えばガラス基板
等の安価な基板を用いても良好な半導体単結晶を得るこ
とができる。また、第３図の装置は容易に大型のものが
作れるので、例えば数１０ｃｍ角程度のガラス基板の上
に単結晶シリコンを成長させ、例えば液晶表示と組合せ
ることにより、高性能な大型のフラットパネルディスプ
レイ装置を実現することもできる。

以上のように本発明の第１実施例は従来の技術に比べて
数々の優れた特徴をもっている。

第１の実施例では、第１図（ｂ）に示したように絶縁物
基板の上で金属薄膜をパターニングし、単結晶シリコン
の形成領域の金属薄膜を完全に除去することにより、段
差形状を形成した。作用の項における第４図（ａ）、（
ｂ）の説明からも明らかなように、良好な半導体単結晶
を得る上で最も本質的に重要なのは、段差を形成し、こ
れにより薄膜結晶の面方位を規定することである。

（第２実施例） 第７図（ａ）は本発明の第２実施例を示す断面図である
。例えば石英等の絶縁物基板７０１上に金属薄膜７０２
を約１０００Å形成した後、レジスト等をマスクとして
リアクティブイオンエッチング技術を用いて約６００Å
エッチングして形成した金属の段差形状である。ここに
示したような段差形状を用いても、第１実施例の第１図
（ｃ）において説明したものと同様のプロセスで単結晶
シリコン層を成長させることができる。すなわち、金属
薄膜上に単結晶シリコン層を成長させることができるの
である。他は第１実施例と同様である。

（第３実施例） 第７図（ｂ）は本発明の第３の実施例を示す断面図であ
る。絶縁物基板７０１表面にリアクティブイオンエッチ
ングにより凹部７０３を形成し、その後全面に金属薄膜
７０４を形成したものである。ここに示したような段差
形状を用いても、第１実施例の第１図（ｃ）において説
明したのと同様のプロセスで単結晶シリコン層を成長さ
せることができる。すなわち、金属薄膜上に単結晶シリ
コン層を成長させることができるのである。他は第１実
施例と同様である。

（第４実施例） 第７図（ｃ）は、金属薄膜７０２上に形成された単結晶
Ｓｉ層７０５内にＭＯＳＦＥＴを作製した本発明の第４
実施例の断面図である。７０６、７０６′はソース・ド
レイン部、７０７はゲート部、７０８は金属配線である
。金属薄膜７０２は、ＭＯＳＦＥＴの基板の電位制御に
用いることができ、例えばＳＯＩＭＯＳＦＥＴで問題に
なる基板の浮遊効果による異常電流発生を防止すること
ができる。

（第５実施例） 第７図（ｄ）は、やはり金属薄膜７０２上に形成した単
結晶シリコン層７０５内にバイポーラトランジスタを製
作した本発明の第５実施例の断面図である。７０９はエ
ミッタ、７１０はベース、７１１はコレクタ、７１２は
Ａ■配線である。この場合、コレクタ電極となる金属薄
膜にまず高濃度領域（例えばｎ＋領域）を例えば０．０
２〜０．１μｍ成長させた後、高抵抗領域（例えばｎ−
領域）を所望の厚さ成長させることも有効である。

本発明の方法で作成したバイポーラトランジスタは、コ
レクタ層７１１を十分に薄くすることができ、かつ、金
属配線７０２によってコレクタ電極を下部より直接外部
へ取り出すことができるため、コレクタ部での直列抵抗
を非常に小さくすることができる。その上、３００℃〜
３２０℃程度の低温でｎ＋、ｎ−、ｐ＋、ｐ−等任意の
膜が成長できるので、不純物分布による障害が全く生じ
ず、超高速のバイポーラＬＳＩに最適である。同時に、
７０１を絶縁物でなく金属にした場合、コレクタ直列抵
抗が激減し、熱抵抗も小さくなるので、高周波パワート
ランジスタやマイクロ波、ミリ波のトランジスタとして
の特性を大幅に向上させることができる。

（第６実施例） 第８図（ａ）に本発明の第６実施例であるＭＯＳトラン
ジスタの断面図を示す。絶縁物の基板８０１上に約０．
５μｍの金属薄膜８０２を設け、その上に２周波数励起
バイアススパッタによりＳｉＯ２膜８０３を形成した後
、本発明の方法により単結晶シリコン層を形成し、これ
にＭＯＳＦＥＴを形成したものである。このようにＳｉ
基板８０４が完全にフローティングされたＭＯＳＦＥＴ
は、Ｃｕｒｒｅｎｔ　Ｏｖｅｒｓｈｏｏｔ　Ｔｒａｎｓ
ｉｓｔｏｒと呼ばれ、高速で立上がるゲート入力パルス
に対し、ソース部８０５とＳｉ基板８０４間のｐｎ接合
が瞬間的に順次方向バイアスされ、大量の電子をソース
部８０５からドレイン部８０６に流すことのできるデバ
イスであり、消費電力が少なく、かつバイポーラトラン
ジスタ並みの高速動作の可能なスイッチング素子である
。このようなトランジスタを駆動するための超高速信号
の伝播を可能にし、かつクロストークを小さくできる配
線構造は同図に示してあるような、金属配線が絶縁物層
８０８を介して金属電極８０２上を走る、いわゆるＭｅ
ｔａｌ−ｏｎ−Ｍｅｔａｌ（Ｍ−Ｏ−Ｍ）構造のみであ
る。このように、デバイス、配線構造ともに超高速動作
に対応できるデバイスは、本発明によってはじめて実現
された。

（第７実施例） 第８図（ｂ）は本発明の第７実施例を示す構造断面図で
あり、Ｃｕｒｒｅｎｔ　Ｏｖｅｒｓｈｏｏｔ　Ｔｒａｎ
ｓｉｓｔｏｒとＭＯＭ構造の配線を同時に実現した例で
ある。この場合は、単結晶Ｓｉ層を作成する際に用いた
金属薄膜層８０９をそのまま配線電極として用いた例を
示している。この構造のデバイスの製造プロセスを第９
図に平面図で示す。第９図（ａ）は絶縁物基板表面に金
属薄膜９０１を設け、長方形の開口部を設けたものであ
る。次に、第１図（ｃ）と同様のプロセスで単結晶Ｓｉ
層を形成し、トランジスタとなる部分のみＳｉ薄膜９０
２を残置する（第９図（ｂ））。次に、ソース・ゲート
・ドレインの引出し配線パターン（それぞれ９０３、９
０４、９０５）のみを残して、残りの金属膜をエッチン
グ除去する（第９図（ｃ））。最後に、ゲート酸化を行
った後、金属ゲート電極９０６を形成（第９図（ｄ））
すれば、第８図（ｂ）のＭＯＳトランジスタは完成する
。

あるいは、ゲートに金属電極を用いず、ポリサイド等を
用いた場合は、ゲート電極を直接ゲート引出し配線９０
４に接続せず、全面に絶縁膜を形成した後にコンタクト
ホール９０７を介して、例えばＡ■配線９０８でゲート
電極とゲート引出し配線９０４を接続する（第９図（ｅ
））。この構造のＹ−Ｙ′における断面図を第９図（ｆ
）に示す。第９図（ｇ）はもっと簡単にゲート電極９０
６とゲート引出し配線９０４とを直接接続した例である
。

（第８実施例） 第１０図は、本発明の第８実施例を示すデバイスの断面
図であり、ガラス基板１００１上に形成されたＭＯＳＦ
ＥＴ１００２と金属電極１００３、１００４とを示して
いる。このトランジスタ１００２がｏｎすると、金属電
極１００４の信号が金属電極１００３に伝わり、上部の
透明電極１００５との間に電圧がかかり、その間にはさ
まれた液晶の配向が変化したり、あるいはダイナミック
スキャッタリングを生じて光の情報に変換される。すな
わち、これはフラットパネルディスプレイの１つの表示
セルとなっている。従来のアモルファスＳｉで作られた
トランジスタと異なり、単結晶シリコンで作られたトラ
ンジスタのため高速の動作が可能であり、かつ素子の信
頼性も大幅に向上させることができた。これによって例
えば３０ｃｍ×３０ｃｍの大きさの高精細グレードのフ
ラットパネル型のディスプレイ装置が実現する。このよ
うな装置では、駆動回路も総てガラス基板上に形成され
た単結晶シリコンで製作できる。

以上の実施例では、総て石英基板か、ガラス基板上での
単結晶薄膜の形成について述べてきたが、材料はこれら
には限らない。例えば、第１１図に示すような、Ａ■Ｎ
基板１１０１上に、窒化シリコン、ＳｉＯ２等の膜１１
０２を堆積させたものを基板として用いてもよい。この
ような基板では、熱伝導性が良好で、高速動作するデバ
イスから発生する熱を有効に逃がすことができる。もち
ろん、Ａ■Ｎ基板１１０１だけでもよいことはいうまで
もない。

さらに、金属のパターンとして四角形、三角形又は六角
形のパターンのみの場合を示してきたが、例えば第１１
図（ｂ）のような平行グレーティングパターンでもよい
。第１１図（ｂ）において、１１０１は絶縁物基板、１
１０２は金属パターンである。また、半導体としては、
Ｓｉを中心に説明したが、Ｓｉ以外の半導体あるいは超
伝導材料、例えばＧｅ、あるいはさらに他の材料にも同
様に適用できることは言うまでもない。もちろん、成膜
条件は個々の材料・目的に応じて、それぞれ個別に決定
される。

［発明の効果］ 以上説明したように本発明の方法によれば、比較的低い
エネルギーを持つ粒子の衝撃を利用して、半導体薄膜の
表面を活性化し、半導体の再結晶化を行うことができ、
全くの低温プロセスで良好な半導体単結晶薄膜を得るこ
とが可能となった。例えば、Ｓｉの融点１４１２℃より
もはるかに低い温度でＳｉの再結晶化を行えるため、熱
歪みは全く生じず、また、汚染等の発生も極めて少なく
できる。したがって、結晶性の優れた薄膜が得られるの
である。また、下地の材料を高温に加熱することもない
ので、素子を何層にも重ねて形成する３次元ＩＣへの応
用も容易に行える。

また、段差形状を有する導電体層のパターンを所望の形
状に選定することにより、形成される半導体単結晶の面
方位を決定することができ、得られる半導体薄膜の特性
をより確実に、容易に制御することが可能となった。こ
れにより、再現性も高く、製品の信頼性も向上させるこ
とができる。導電体層のパターンに関しては、特に、請
求項５のように閉ループとした場合には、形成される半
導体薄膜をブロック化することも可能となった。

さらに、サファイヤやＳｉ単結晶基板等の高価な基板を
用いる必要もなく、例えばガラス基板等の安価な基板を
用いても、良好な半導体単結晶薄膜を得ることができる
。特に、請求項２において、絶縁性基板としていかなる
ものを用いても良好な半導体単結晶薄膜を得られるため
、低コスト化の面において著しい効果が得られた。

また、製造装置は容易に大型のものが作れるので、例え
ば数１０ｃｍ角程度のガラス基板の上に単結晶シリコン
を成長させ、例えば液晶表示と組合せることにより、高
性能な大型のフラットパネルディスプレイ装置を容易か
つ低コストに実現することも可能となった。

なお、本発明の方法で製作されたトランジスタ等の半導
体デバイスでは、処理速度の超高速化、及び大幅な特性
の向上が実現される。例えば本発明の方法でバイポーラ
トランジスタ製作した場合、コレクタ層を十分に薄くす
ることができ、かつ、導電体層によってコレクタ電極を
下部より直接外部へ取り出すことができるため、コレク
タ部での直列抵抗を非常に小さくすることができる。

その上、低温で任意の成膜ができるので、不純物分布に
よる障害が全く生じず、超高速のバイポーラＬＳＩに最
適である。特に、請求項３において基板を金属にした場
合、コレクタ直列抵抗が激減し、熱抵抗も小さくなるの
で、高周波パワートランジスタやマイクロ波、ミリ波の
トランジスタとしての特性を大幅に向上させることがで
きる。

また、例えばＭＯＳＦＥＴを作製した場合には、半導体
単結晶薄膜を製作する際に用いた導電性薄膜をそのまま
基板の電位制御用や配線用の電極として用いることがで
きる。導電性薄膜を基板の電位制御に用いた場合、ＳＯ
ＩＭＯＳＦＥＴで問題になる基板の浮遊効果による異常
電流発生を防止することができる。また、導電性薄膜を
配線電極として用いた場合、Ｃｕｒｒｅｎｔ　Ｏｖｅｒ
ｓｈｏｏｔＴｒａｎｓｉｓｔｏｒとＭＯＭ構造の配線と
を同時に実現したＭＯＳＦＥＴを得られる。これは、消
費電力が少なくかつバイポーラトランジスタ並みの高速
動作でトランジスタを駆動するための超高速信号の伝播
が可能なスイッチング素子の構成と、クロストークを小
さくできる配線構造とを同時に有するものであり、この
ような素子と配線構造がともに超高速動作に対応できる
デバイスは、本発明によってはじめて実現されたもので
ある。

以上を簡潔にまとめると、本発明の結果、低温のプロセ
スにより高品質な単結晶半導体層が、いかなる種類の絶
縁性基板上にも容易に形成することが可能となり、超高
速半導体デバイス、高性能フラットパネルディスプレイ
装置等の製作が実現した。このように、本発明は従来の
技術に比べて数々の優れた効果をもたらすものである。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は第１実施例を示す断面図、第２
図（ａ）、（ｂ）は第１実施例のＷ薄膜パターンを示す
平面図及び断面図、第３図はＲＦ−ＤＣ結合バイアスス
パッタ装置を示す概念図、第４図（ａ）〜（ｃ）は結晶
成長のメカニズムを示す模式図、第５図（ａ）、（ｂ）
はＲＦ−ＤＣ結合バイアススパッタ装置の高周波電源周
辺の構成の他の例を示す概念図、第６図（ａ）、（ｂ）
は第１実施例のＷ薄膜パターンの他の例を示す平面図、
第７図（ａ）〜（ｄ）は第２実施例乃至第５実施例を示
す工程断面図、第８図（ａ）、（ｂ）は第６実施例及び
第７実施例を示す断面図、第７図（ａ）〜（ｇ）は第７
実施例の工程及び構成を示す平面図及び断面図、第１０
図は第８実施例を示す断面図、第１１図は本発明で用い
る基板及び金属パターンの他の例を示す断面図及び斜視
図である。 第１２図乃至第１４図は従来例を示し、第１２図はグラ
フォエピキタシー技術を示す断面図、第１３図はゾーン
メルト法を示す斜視図、第１４図はラテラルエピキタシ
ー技術を示す断面図である。 （符号の説明） １０１…石英基板、１０１′…基板表面部、１０２…金
属（Ｗ）薄膜、１０２′…Ｗ薄膜パターン、１０３…Ｓ
ｉ単結晶膜、１０４…ソース・ドレイン部、１０５…ゲ
ート電極、１０６、１０６′…Ａ■配線、２０１…Ｗ薄
膜パターン、２０２…基板表面、２０３…パターン端部
、３０１…ガス供給系、３０２…超高真空排気系、３０
３…真空チャンバー、３０４ターゲット…、３０５…ウ
ェハホルダー、３０６…高周波電源、３０７…直流電源
、３０８…Ｗ薄膜パターン、３０９…石英基板、３１０
…ピン、３１１…直流電源、３１２…コンデンサー、４
０１…石英基板、４０２…金属（Ｗ）薄膜、４０３…Ｓ
ｉ原子、４０４…Ａｒイオン、４０５…基板表面、４０
６…Ｓｉ薄膜、５０１…ウェハホルダー、５０２…高周
波電源、５０３…Ｗ薄膜、５０４…基板表面、５０５…
フィルター、５０６…直流電源、６０１…Ｗ薄膜パター
ン、６０２…基板表面、７０１…絶縁物基板、７０２…
金属薄膜、７０３…凹部、７０４…金属薄膜、７０５…
単結晶Ｓｉ層、７０６、７０６′…ソース・ドレイン部
、７０７…ゲート部、７０８…金属配線、７０９…エミ
ッタ、７１０…ベース、７１１…コレクタ、７１２…Ａ
■配線、８０１…絶縁物基板、８０２…金属薄膜、８０
３…ＳｉＯ２膜、８０４…Ｓｉ基板、８０５…ソース部
、８０６…ドレイン部、８０７…Ａ■配線、８０８…絶
縁物層、８０９…金属薄膜層、９０１…金属薄膜、９０
２…Ｓｉ薄膜、９０３…ソース引出し配線、９０４…ゲ
ート引出し配線、９０５…ドレイン引出し配線、９０６
…ゲート電極、９０７…コンタクトホール、９０８…Ａ
■配線、１００１…ガラス基板、１００２…ＭＯＳＦＥ
Ｔ、１００３、１００４…金属電極、１００５…透明電
極、１１０１…Ａ■Ｎ基板、１１０２…ＳｉＮ又はＳｉ
Ｏ２の膜、１１０３…絶縁物基板、１１０４…金属パタ
ーン、１２０１…ＳｉＯ２基板、１２０２…アモルファ
スＳｉ、１２０３…溶融領域、１３０１…ウェハ、１３
０２…ステージ、１３０３…カーボンヒーター、１３０
４…溶融領域、１４０１…Ｓｉ単結晶基板、１４０２…
ＳｉＯ２膜、１４０３…アモルファスＳｉ層、１４０４
…基板表面、１４０５…レーザビーム、１４０６…溶融
部。

Claims (5)

【特許請求の範囲】
1. 【請求項１】基板の一主表面上の少なくとも一部に、段
   差形状を有する導電体層を形成する工程と、前記導電体
   層に直流電位を与えた状態で前記基板上に半導体薄膜を
   形成する工程を少なくとも一部に含んでいることを特徴
   とする半導体装置の製造方法。
2. 【請求項２】前記基板の主表面が絶縁物で形成されてい
   ることを特徴とする請求項１に記載の半導体装置の製造
   方法。
3. 【請求項３】前記基板の主表面が導電体で形成されてい
   ることを特徴とする請求項１に記載の半導体装置の製造
   方法。
4. 【請求項４】前記半導体薄膜の形成に際し、不活性ガス
   を用いたスパッタリングにより薄膜形成を行うことを特
   徴とする請求項１又は請求項２に記載の半導体装置の製
   造方法。
5. 【請求項５】前記導電体層の段差部における側面が、前
   記段差部において低い方に位置した表面を閉ループを形
   成して包囲する如く形成されたことを特徴とする請求項
   １乃至請求項３のいずれか１項に記載の半導体装置の製
   造方法。