JPH04344934A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプログラムに
よって装置を制御するマイクロプログラム制御装置に関
するものである。

【０００２】

【従来の技術】近年、情報処理装置の多くはマイクロプ
ログラムによって制御されており、マイクロプログラム
によって極めて多様な機能が実現されている。従って、
マイクロプログラムの量は莫大なものとなってきており
、機能を落とさずにマイクロプログラムを格納する制御
記憶の容量を削減することが重要な課題となっている。 このような記憶容量の削減を計った従来のマイクロプロ
グラム制御装置の一例を図５に示す。

【０００３】この装置では、マイクロプログラムの各語
は４つのフィールド、すなわちフィールドＡ〜Ｄから成
る。制御記憶３はそのようなマイクロプログラムを格納
するためのものであり、アドレスはアドレスレジスタ２
からのアドレス情報１０１によって指定される。指定さ
れたアドレスのマイクロプログラムは制御記憶３から読
み出され、読み出しレジスタ５に保持される。被制御装
置の各部はこのレジスタ５に保持されたマイクロプログ
ラムによって制御される。一般に、マイクロプログラム
の各フィールドは、その使用頻度に差がある。従って、
マイクロプログラムの制御記憶３内でのアドレスの割り
付けを適切に行えば、制御記憶３のあるアドレス範囲に
おいてあるフィールドを全く使用しないようにできる。 図５の例では、そのようなアドレスの適切な割り付けに
よりアドレス０８００Ｈ以降でフィールドＣ，Ｄが未使
用となり、その部分には記憶素子が実装されておらず、
制御記憶３の記憶容量の削減が実現されている。

【０００４】

【発明が解決しようとする課題】しかし、マイクロプロ
グラム制御装置の設計段階では通常、制御記憶に格納す
るマイクロプログラムの設計は終わっておらず、どのフ
ィールドがどの程度の頻度で使用されるかは不明である
。従って、図５の場合のように、フィールドＣ，Ｄの実
装率を５０％としてハードウェアを作成した後で、フィ
ールドＣ，Ｄの使用頻度が５０％を越えることが判明し
た場合には、ハードウェアの作り直しか、あるいはマイ
クロプログラムの大幅な修正が必要となってしまう。

【０００５】本発明の目的は、このような問題を解決し
、制御記憶の記憶容量を削減し、かつ制御記憶が容量不
足となる危険性を低下させたマイクロプログラム制御装
置を、提供することにある。

【０００６】

【課題を解決するための手段】本発明のマイクロプログ
ラム制御装置は、各語が複数のフィールドから成るマイ
クロプログラムを格納する記憶手段と、この記憶手段の
アドレスを出力するアドレス指示手段と、前記フィール
ドと前記アドレスの範囲とにより特定される前記記憶手
段の記憶ブロックのそれぞれと、前記フィールドおよび
前記アドレスとを対応づける構成制御情報を出力する構
成指示手段と、前記記憶手段から前記マイクロプログラ
ムの各フィールドの情報を受け取り、前記構成指示手段
が出力する前記構成制御情報と、前記アドレス指示手段
が出力する前記アドレスとにもとづいて、前記フィール
ドの数が前記アドレスによって異なるマイクロプログラ
ムを出力する構成制御手段とを備えたことを特徴とする
。

【０００７】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるマイクロプログラム制御
装置の一例を示す。制御記憶３は物理的に４Ｋｗ（４０
９６ｗ）の記憶容量を持ち、各アドレスには４つのフィ
ールド、すなわちフィールドＡ〜Ｄから成るマイクロプ
ログラムの１語が格納される。この制御記憶３は、後述
する構成制御回路４によりフィールド単位およびアドレ
ス１Ｋｗ（１０２４ｗ）単位に１６のブロックＣＳＡ０
〜ＣＳＡ３，ＣＳＢ０〜ＣＳＢ３，ＣＳＣ０〜ＣＳＣ３
，ＣＳＤ０〜ＣＳＤ３に分割して扱われる。アドレスレ
ジスタ２は、ビットａ（００）〜ａ（１２）の１３ビッ
トから成るアドレス情報１０１を保持し、８Ｋｗ（８１
９２ｗ）分のアドレスを指定する。

【０００８】構成制御レジスタ１は、ビットｂ（００）
〜ｂ（１５）から成る１６ビットの構成制御情報１００
を保持し、上記各ブロックをどのフィールドおよびどの
アドレスに割り当てるかを指示する。各ビットｂ（００
）〜ｂ（１５）の意味を表１，表２に示す。

【０００９】

【表１】

【００１０】

【表２】

【００１１】例えばビットｂ（００）が“０”のときは
、表１より、ブロックＣＳＡ０はフィールドＡに割り当
てられ、その開始アドレスは００００Ｈ番地とされる。 また、ビットｂ（００）が“１”のときは、ブロックＣ
ＳＡ０はフィールドＢに割り当てられ、その開始アドレ
スは１Ｃ００Ｈ番地とされる。すなわちビットｂ（００
）の値によってブロックＣＳＡ０をフィールドＡに割り
当てるかフィールドＢに割り当てるかが指定される。

【００１２】構成制御回路４は、レジスタ１，２が出力
する情報１００，１０１にもとづき、表１に従ってブロ
ックの割り当てを行い、制御記憶３からのマイクロプロ
グラムをレジスタ５に出力する。

【００１３】構成制御回路４の詳しいブロック図を図２
に示す。選択回路４１は、選択信号Ｗ０が“１”のとき
、制御記憶３から読み出されたフィールドＡの情報１０
２をフィールドＡの情報として出力し、選択信号Ｗ１が
“１”のときは制御記憶３から読み出されたフィールド
Ｂの情報１０３をフィールドＡの情報として出力する。 選択信号Ｗ０，Ｗ１が共に“０”のときは選択回路４１
はフィールドＡの情報として、ＮＯＰ（Ｎｏ　　Ｏｐｅ
ｒａｔｉｏｎ）を表す“０”を出力する。

【００１４】他の選択回路についても同様であり、選択
回路４２は、選択信号Ｘ０が“１”のとき、制御記憶３
から読み出されたフィールドＢの情報１０３をフィール
ドＢの情報として出力し、選択信号Ｘ１が“１”のとき
は制御記憶３から読み出されたフィールドＡの情報１０
２をフィールドＢの情報として出力する。選択信号Ｘ０
，Ｘ１が共に“０”のときは選択回路４２はフィールド
Ｂの情報として、ＮＯＰを表す“０”を出力する。

【００１５】また、選択回路４３は、選択信号Ｙが“１
”のとき、制御記憶３から読み出されたフィールドＣの
情報１０４をフィールドＣの情報として出力し、選択信
号Ｙ１が“１”のときは制御記憶３から読み出されたフ
ィールドＤの情報１０５をフィールドＣの情報として出
力する。選択信号Ｙ０，Ｙ１が共に“０”のときは選択
回路４３はフィールドＣの情報として、ＮＯＰを表す“
０”を出力する。

【００１６】また、選択回路４４は、選択信号Ｚが“１
”のとき、制御記憶３から読み出されたフィールドＤの
情報１０５をフィールドＤの情報として出力し、選択信
号Ｚ１が“１”のときは制御記憶３から読み出されたフ
ィールドＣの情報１０４をフィールドＤの情報として出
力する。選択信号Ｚ０，Ｚ１が共に“０”のときは選択
回路４４はフィールドＤの情報として、ＮＯＰを表す“
０”を出力する。

【００１７】デコーダ４０はこのような選択信号Ｗ０，
Ｗ１〜Ｚ０，Ｚ１を、以下の論理式にもとづいて情報１
００，１０１より生成する。

【００１８】

【数１】

【００１９】

【数２】

【００２０】読み出しレジスタ５は構成制御回路４が出
力する上記各フィールドＡ〜Ｄの情報を取り込み、被制
御装置の各部を制御する。

【００２１】次に、制御記憶３が具体的にどのように再
構成されるかについて図３，図４を参照して説明する。 例えば、構成制御レジスタ１が保持する構成制御情報の
各ビットｂ（００）〜ｂ（１５）の値がすべて“０”で
あったとすると、この場合には、表１より、ブロックＣ
ＳＡ０〜ＣＳＡ３はフィールドＡに割り当てられ、また
それぞれの開始アドレスも元のままであり、他のブロッ
クについてもフィールドと開始アドレスは変化しないの
で、図３に示すように、再構成後も制御記憶３の構成は
図１に示した元の構成と変わらない。

【００２２】一方、構成制御レジスタ１が保持する構成
制御情報の各ビットｂ（００）〜ｂ（１５）の値の内、
ビットｂ（６），ｂ（７），ｂ（１５）が“１”でその
他のビットがすべて“０”であったとすると、ビットｂ
（６），ｂ（７），ｂ（１５）に対応するブロックＣＳ
Ｂ２，ＣＳＢ３，ＣＳＤ３が再配置され、制御記憶３の
構成は図４に示すように、アドレスによってフィールド
数が異なったものとなる。

【００２３】

【発明の効果】以上説明したように本発明のマイクロプ
ログラム制御装置では、マイクロプログラムの設計完了
後に、そのマイクロプログラムによる各フィールドの使
用頻度に合わせて制御記憶の構成を変えることができる
ので、制御記憶を有効に活用して実質的に記憶容量を削
減することが可能である。また、マイクロプログラムが
大きくなった場合でも、制御記憶の構成を変えることに
よって対応できるので、制御記憶が容量不足になる危険
が少ない。

【図面の簡単な説明】

【図１】本発明によるマイクロプログラム制御装置の一
例を示すブロック図である。

【図２】図１のマイクロプログラム制御装置の構成制御
回路を詳しく示すブロック図である。

【図３】図１のマイクロプログラム制御装置が備える制
御記憶の構成を示す図である。

【図４】図１のマイクロプログラム制御装置が備える制
御記憶の他の構成を示す図である。

【図５】従来のマイクロプログラム制御装置の一例を示
すブロック図である。

【符号の説明】

１　　構成制御レジスタ ２　　アドレスレジスタ ３　　制御記憶 ４　　構成制御回路 ５　　読み出しレジスタ ４０　　デコーダ ４１〜４４　　選択回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】各語が複数のフィールドから成るマイクロ
   プログラムを格納する記憶手段と、この記憶手段のアド
   レスを出力するアドレス指示手段と、前記フィールドと
   前記アドレスの範囲とにより特定される前記記憶手段の
   記憶ブロックのそれぞれと、前記フィールドおよび前記
   アドレスとを対応づける構成制御情報を出力する構成指
   示手段と、前記記憶手段から前記マイクロプログラムの
   各フィールドの情報を受け取り、前記構成指示手段が出
   力する前記構成制御情報と、前記アドレス指示手段が出
   力する前記アドレスとにもとづいて、前記フィールドの
   数が前記アドレスによって異なるマイクロプログラムを
   出力する構成制御手段とを備えたことを特徴とするマイ
   クロプログラム制御装置。
2. 【請求項２】前記フィールドの数は４つであることを特
   徴とする請求項１記載のマイクロプログラム制御装置。