JPH04344942A - マイクロプロセッサシステムの障害ブロック切り離し方式 - Google Patents
マイクロプロセッサシステムの障害ブロック切り離し方式Info
- Publication number
- JPH04344942A JPH04344942A JP3118182A JP11818291A JPH04344942A JP H04344942 A JPH04344942 A JP H04344942A JP 3118182 A JP3118182 A JP 3118182A JP 11818291 A JP11818291 A JP 11818291A JP H04344942 A JPH04344942 A JP H04344942A
- Authority
- JP
- Japan
- Prior art keywords
- block
- bus
- bus interface
- master block
- system bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサシ
ステムの障害ブロック切り離し方式に関する。
ステムの障害ブロック切り離し方式に関する。
【０００２】
【従来の技術】従来、マスタおよびスレーブブロック相
互間をシステムバスで接続したマイクロプロセッサシス
テムで、システムバスにてエラーが検出された場合には
、それ以降の動作が保証出来ないため、システム全体を
停止させることが一般的である。
互間をシステムバスで接続したマイクロプロセッサシス
テムで、システムバスにてエラーが検出された場合には
、それ以降の動作が保証出来ないため、システム全体を
停止させることが一般的である。
【０００３】
【発明が解決しようとする課題】上述したような従来の
マイクロプロセッサシステムでは、システム内の一部の
ブロックの些細な障害がシステムダウンを引き起こし、
システムの稼働率を低下させるという欠点がある。
マイクロプロセッサシステムでは、システム内の一部の
ブロックの些細な障害がシステムダウンを引き起こし、
システムの稼働率を低下させるという欠点がある。
【０００４】
【課題を解決するための手段】本発明の障害ブロック切
り離し方式は、マイクロプロセッサを持つマスタブロッ
クにシステムバスで複数のスレーブブロックをマルチ接
続し、前記マスタブロックにはパリティチェック等によ
りバス上のエラーの有無を検出する手段を設け、前記ス
レーブブロックには前記マスタブロックが出力するイネ
ーブル信号により前記システムバスと内部回路とを電気
的に分離することが可能なバスインタフェース回路と該
バスインタフェース回路の正常性を前記マスタブロック
から確認するための読み書き可能な試験ポートとを設け
、前記マスタブロックが前記システムバス上のエラーを
検出した場合、先ず全てのバスインタフェース回路に対
する前記イネーブル信号をディスエーブル状態にし、次
いで該イネーブル信号を１つずつイネーブル状態としな
がら前記試験ポートにて該バスインタフェース回路の正
常性を確認していき、障害有りと判明した前記スレーブ
ブロックを前記システムバスから切り離すことを特徴と
する。
り離し方式は、マイクロプロセッサを持つマスタブロッ
クにシステムバスで複数のスレーブブロックをマルチ接
続し、前記マスタブロックにはパリティチェック等によ
りバス上のエラーの有無を検出する手段を設け、前記ス
レーブブロックには前記マスタブロックが出力するイネ
ーブル信号により前記システムバスと内部回路とを電気
的に分離することが可能なバスインタフェース回路と該
バスインタフェース回路の正常性を前記マスタブロック
から確認するための読み書き可能な試験ポートとを設け
、前記マスタブロックが前記システムバス上のエラーを
検出した場合、先ず全てのバスインタフェース回路に対
する前記イネーブル信号をディスエーブル状態にし、次
いで該イネーブル信号を１つずつイネーブル状態としな
がら前記試験ポートにて該バスインタフェース回路の正
常性を確認していき、障害有りと判明した前記スレーブ
ブロックを前記システムバスから切り離すことを特徴と
する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例のブロック図であ
る。同図において参照符号１はマスタブロック、２〜５
はスレーブブロック、６はシステムバス、７は各スレー
ブブロック２〜５に対するバスインタフェースのイネー
ブル信号，８〜１１はバスインタフェース回路、１２〜
１５はバスインタフェース回路用の試験ポートである。
る。同図において参照符号１はマスタブロック、２〜５
はスレーブブロック、６はシステムバス、７は各スレー
ブブロック２〜５に対するバスインタフェースのイネー
ブル信号，８〜１１はバスインタフェース回路、１２〜
１５はバスインタフェース回路用の試験ポートである。
【０００７】マスタブロック１は、システムバス６にア
クセスする場合には、常にパリティチェック等でシステ
ムバス上のエラーの有無を検出している。例えば、スレ
ーブブロック２のバスインタフェース回路８に障害が発
生し、データバスにエラーを与えた場合、マスタブロッ
ク１がシステムバス６にアクセスした時点でエラーが検
出される。マスタブロック１は、このエラーを検出する
とまず、イネーブル信号７を全てディスエーブル状態と
し、全スレーブブロック２〜５をシステムバス６から切
り離す。次いで、イネーブル信号７を１つずつイネーブ
ル状態とし、試験ポート１２〜１５に対して書き込み／
読み出しチェックを行い、全てのスレーブブロック２〜
５のバスインタフェース回路８〜１１の状態を調べる。 その結果障害中と判明したバスインタフェース回路のイ
ネーブル信号を、ディスエーブル状態としたままで、そ
れ以外のイネーブル信号をイネーブル状態に戻して、障
害のあったスレーブブロックは切り離し、システムの機
能を縮小した状態で動作し続ける。
クセスする場合には、常にパリティチェック等でシステ
ムバス上のエラーの有無を検出している。例えば、スレ
ーブブロック２のバスインタフェース回路８に障害が発
生し、データバスにエラーを与えた場合、マスタブロッ
ク１がシステムバス６にアクセスした時点でエラーが検
出される。マスタブロック１は、このエラーを検出する
とまず、イネーブル信号７を全てディスエーブル状態と
し、全スレーブブロック２〜５をシステムバス６から切
り離す。次いで、イネーブル信号７を１つずつイネーブ
ル状態とし、試験ポート１２〜１５に対して書き込み／
読み出しチェックを行い、全てのスレーブブロック２〜
５のバスインタフェース回路８〜１１の状態を調べる。 その結果障害中と判明したバスインタフェース回路のイ
ネーブル信号を、ディスエーブル状態としたままで、そ
れ以外のイネーブル信号をイネーブル状態に戻して、障
害のあったスレーブブロックは切り離し、システムの機
能を縮小した状態で動作し続ける。
【０００８】
【発明の効果】以上説明したように本発明によれば、各
ブロックのバスインタフェース回路をチェックし、異常
のあったブロックだけを電気的に切り離してシステムダ
ウンさせずに縮退して動作し続けることを可能とし、そ
の可用性、信頼性を向上することができる。
ブロックのバスインタフェース回路をチェックし、異常
のあったブロックだけを電気的に切り離してシステムダ
ウンさせずに縮退して動作し続けることを可能とし、そ
の可用性、信頼性を向上することができる。
【図１】本発明の一実施例のブロック図である。
１ マスタブロック
２〜５ スレーブブロック
６ システムバス
７ イネーブル信号
８〜１１ バスインタフェース回路１２〜１５
試験ポート
試験ポート
Claims (1)
- 【請求項１】 マイクロプロセッサを持つマスタブロ
ックにシステムバスで複数のスレーブブロックをマルチ
接続し、前記マスタブロックにはパリティチェック等に
よりバス上のエラーの有無を検出する手段を設け、前記
スレーブブロックには前記マスタブロックが出力するイ
ネーブル信号により前記システムバスと内部回路とを電
気的に分離することが可能なバスインタフェース回路と
該バスインタフェース回路の正常性を前記マスタブロッ
クから確認するための読み書き可能な試験ポートとを設
け、前記マスタブロックが前記システムバス上のエラー
を検出した場合、先ず全てのバスインタフェース回路に
対する前記イネーブル信号をディスエーブル状態にし、
次いで該イネーブル信号を１つずつイネーブル状態とし
ながら前記試験ポートにて該バスインタフェース回路の
正常性を確認していき、障害有りと判明した前記スレー
ブブロックを前記システムバスから切り離すことを特徴
とするマイクロプロセッサシステムの障害ブロック切り
離し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118182A JPH04344942A (ja) | 1991-05-23 | 1991-05-23 | マイクロプロセッサシステムの障害ブロック切り離し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3118182A JPH04344942A (ja) | 1991-05-23 | 1991-05-23 | マイクロプロセッサシステムの障害ブロック切り離し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04344942A true JPH04344942A (ja) | 1992-12-01 |
Family
ID=14730175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3118182A Pending JPH04344942A (ja) | 1991-05-23 | 1991-05-23 | マイクロプロセッサシステムの障害ブロック切り離し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04344942A (ja) |
-
1991
- 1991-05-23 JP JP3118182A patent/JPH04344942A/ja active Pending
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