JPH04344950A - アドレス・トレース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロ・プロセッサ
のアドレス・トレース回路に関するものである。

【０００２】

【従来の技術】従来、複数のマイクロ・プロセッサを備
え、それらが共通バスなどを用いて共同して動作する装
置で、各マイクロ・プロセッサの実行アドレスをトレー
スするアドレス・トレース回路では、マイクロ・プロセ
ッサごとにトレース・メモリ回路が設けられ、それぞれ
に各マイクロ・プロセッサが生成する実行アドレスが格
納されるようになっていた。

【０００３】

【発明が解決しようとする課題】しかし、このような従
来のアドレス・トレース回路では、各マイクロ・プロセ
ッサの実行アドレスのみが各トレース・メモリ回路に格
納されるので、トレース・メモリ回路の内容からはマイ
クロ・プロセッサごとの動作状態しか分からず、各マイ
クロ・プロセッサの動作を関連付けて理解することはで
きなかった。

【０００４】本発明の目的は、このような欠点を除去し
、各マイクロ・プロセッサの動作を関連付けて理解する
ことを可能とするアドレス・トレース回路を提供するこ
とにある。

【０００５】

【課題を解決するための手段】第１の発明は、複数のマ
イクロ・プロセッサが生成するアドレスをトレースする
アドレス・トレース回路において、前記複数のマイクロ
・プロセッサにそれぞれ対応する複数のトレース・メモ
リ回路と、時刻情報を出力するタイマ回路と、前記複数
のマイクロ・プロセッサが生成する前記アドレスをそれ
ぞれ、前記タイマ回路が出力する前記時刻情報と共に、
対応する前記トレース・メモリ回路に格納する制御回路
とを備えたことを特徴とする。

【０００６】第２の発明は、複数のマイクロ・プロセッ
サが生成するアドレスをトレースするアドレス・トレー
ス回路において、前記複数のマイクロ・プロセッサにそ
れぞれ対応する複数のトレース・メモリ回路と、前記複
数のマイクロ・プロセッサが値を設定する同期レジスタ
と、前記複数のマイクロ・プロセッサが生成する前記ア
ドレスをそれぞれ、前記同期レジスタに設定された値と
共に、対応する前記トレース・メモリ回路に格納する制
御回路とを備えたことを特徴とする。

【０００７】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１に第１の発明によるアドレス・トレース
回路の一例を備えたマイクロ・プロセッサ・システムを
示す。このシステムは第１プロセッサ部１および第２プ
ロセッサ部２からなり、第１プロセッサ部１は、マイク
ロ命令を実行する第１マイクロ・プロセッサ回路１１と
、このマイクロ・プロセッサ回路１１が生成する実行マ
イクロ・アドレスを格納するための第１トレース・メモ
リ回路１３と、マイクロ・プロセッサ回路１１の動作状
態によりメモリ回路１３のトレースポインタをインクリ
メントし、マイクロ・プロセッサ回路１１が生成する実
行マイクロ・アドレスを、後述する時刻情報と共にメモ
リ回路１３に格納する第１トレース・メモリ制御回路１
２とを備えている。

【０００８】一方、第２プロセッサ部２は、マイクロ命
令を実行する第２マイクロ・プロセッサ回路２１と、こ
のマイクロ・プロセッサ回路２１が生成する実行マイク
ロ・アドレスを格納するための第２トレース・メモリ回
路２３と、マイクロ・プロセッサ回路２１の動作状態に
よりメモリ回路２３のトレースポインタをインクリメン
トし、マイクロ・プロセッサ回路２１が生成する実行マ
イクロ・アドレスを、後述する時刻情報と共にメモリ回
路２３に格納する第２トレース・メモリ制御回路２２と
を備えている。

【０００９】トレース用タイマ回路１００は、このシス
テムに１つだけ設けられており、一定の間隔で計時を行
い、時刻情報を制御回路１２，２２に出力する。

【００１０】次に動作を説明する。まず、第１プロセッ
サ部１では、制御回路１２は、マイクロ・プロセッサ回
路１１の動作状態によりメモリ回路１３のトレースポイ
ンタをインクリメントする。そして、マイクロ・プロセ
ッサ回路１１が生成する実行マイクロ・アドレスとタイ
マ回路１００からの時刻情報とを、図２に示すように対
応させてメモリ回路１３に格納していく。

【００１１】一方、第２プロセッサ部２では、制御回路
２２は制御回路１２と同様に、マイクロ・プロセッサ回
路２１の動作状態によりメモリ回路２３のトレースポイ
ンタをインクリメントする。そして、マイクロ・プロセ
ッサ回路２１が生成する実行マイクロ・アドレスとタイ
マ回路１００からの時刻情報とを、図２に示すように対
応させてメモリ回路２３に格納していく。

【００１２】このように本発明のアドレス・トレース回
路では、メモリ回路１３，２３にアドレスだけでなく時
刻情報も格納されるので、時刻情報を参照することによ
り例えば、メモリ回路１３，２３にそれぞれ格納されて
いるアドレスが同一の時刻に格納されたか否か、あるい
は各マイクロ・プロセッサ回路１１，２１の特定のアド
レスが生成された時刻の差などを知ることができる。そ
の結果、各マイクロ・プロセッサ回路１１，２１の動作
状態を関連付けて理解することが可能となる。

【００１３】なお、制御回路１２，２２が、上述の動作
モード、すなわちマイクロ・プロセッサ回路１１，２１
が出力するアドレスをすべてメモリ回路１３，２３に格
納するモードで動作する場合以外にも、ブランチするア
ドレスのみをトレースするモードや、マイクロ命令で指
示されたアドレスのみをトレースするモードで動作する
場合にも、本発明はもちろん有効である。

【００１４】また、本実施例では、システムは２つのマ
イクロ・プロセッサ回路を備えているとしたが、３つ以
上のマイクロ・プロセッサ回路を備えている場合にも本
発明はもちろん適用できる。

【００１５】上述した第１の発明の実施例ではトレース
用タイマ回路１００を用いたが、第２の発明のアドレス
・トレース回路では、その代わりにトレース用同期レジ
スタを設け、それに各マイクロ・プロセッサ回路１１，
２１が同期をとるためにある値（例えば現在のレジスタ
の値に１を加えた値）を設定し、その値を時刻情報の代
わりに各トレース・メモリ回路１３，２３に格納する。 この場合には、同期レジスタの値が時刻情報の役割を果
たすので、第１の発明の場合と同じ効果が得られる。

【００１６】

【発明の効果】以上説明したように第１の発明のアドレ
ス・トレース回路では、各マイクロ・プロセッサ回路の
実行アドレスは、時刻情報と共にトレース・メモリ回路
に格納されるので、その時刻情報によって各マイクロ・
プロセッサ回路の動作状態を関連付けて知ることができ
る。また、第２の発明のアドレス・トレース回路では、
各マイクロ・プロセッサ回路の実行アドレスは、同期レ
ジスタの値と共にトレース・メモリ回路に格納されるの
で、その同期レジスタの値によって各マイクロ・プロセ
ッサ回路の動作状態を関連付けて知ることができる。

【図面の簡単な説明】

【図１】本発明によるアドレス・トレース回路を備えた
マイクロ・プロセッサ・システムの一例を示すブロック
図である。

【図２】図１のアドレス・トレース回路を構成するトレ
ース・メモリ回路の内容を示す図である。

【符号の説明】

１　　第１プロセッサ部 ２　　第２プロセッサ部 １１　　第１マイクロ・プロセッサ回路１２　　第１ト
レース・メモリ制御回路１３　　第１トレース・メモリ
回路 ２１　　第２マイクロ・プロセッサ回路２２　　第２ト
レース・メモリ制御回路２３　　第２トレース・メモリ
回路 １００　　トレース用タイマ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数のマイクロ・プロセッサが生成するア
   ドレスをトレースするアドレス・トレース回路において
   、前記複数のマイクロ・プロセッサにそれぞれ対応する
   複数のトレース・メモリ回路と、時刻情報を出力するタ
   イマ回路と、前記複数のマイクロ・プロセッサが生成す
   る前記アドレスをそれぞれ、前記タイマ回路が出力する
   前記時刻情報と共に、対応する前記トレース・メモリ回
   路に格納する制御回路とを備えたことを特徴とするアド
   レス・トレース回路。
2. 【請求項２】複数のマイクロ・プロセッサが生成するア
   ドレスをトレースするアドレス・トレース回路において
   、前記複数のマイクロ・プロセッサにそれぞれ対応する
   複数のトレース・メモリ回路と、前記複数のマイクロ・
   プロセッサが値を設定する同期レジスタと、前記複数の
   マイクロ・プロセッサが生成する前記アドレスをそれぞ
   れ、前記同期レジスタに設定された値と共に、対応する
   前記トレース・メモリ回路に格納する制御回路とを備え
   たことを特徴とするアドレス・トレース回路。