JPH043456A - 能動層積層素子形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は能動層を積層して形成する能動層積層素子の形
成方法に関する。

〔従来の技術〕

従来、能動層を２層積層した素子の配線の形成は、以下
のように行なわれていた。第２図（ａ）〜（ｅ）は従来
技術により作製した能動積層素子の形成方法を工程順に
模式的に示した断面図である。

まず、素子分離酸化膜２が形成されたシリコン基板１上
に、ドレイン３．ソース４．ゲート５゜およびゲート配
線５ａからなる下層トランジスタを形成した後、全面に
第１の絶縁膜であるところの酸化膜６を形成する。次に
、平坦化剤を塗布し、平坦化剤９Ｍ化Ｍ６の等速エッチ
バックにより酸化膜６の表面を平坦化し後、酸化Ｍ６上
に単結晶化したシリコン膜、多結晶シリコン膜を形成し
、これらの膜を用いてドレイン７、ソース８゜ゲート９
．およびゲート配線９ａからなる上層トランジスタを形
成し、全面に第２の絶縁膜であるところの酸化膜１０を
形成する。この結果、第２図（ａ）に示す形状のデバイ
スが得られる。

なお、上層、下層トランジスタのゲート９，５はこの部
分でコンタクトホールを形成することができぬなめ、ゲ
ート９．５から酸化膜６．素子分離酸化［２上に延設し
たゲート配線９ａ、ゲート配線５ａ上にコンタクトホー
ルを形成する。また、これらゲート配線９ａ、ゲート配
線５ａは独立した配線として用いられることもある。

次に、第２図（ｂ）に示すように、下層トランジスタの
ソース４上の酸化膜１０，６に、フォトレジストを用い
た露光工程とドライエツチング工程により縦配線形成用
のコンタクトホールを形成する。

次に、このコンタクトホール中にタングステンをＣＶＤ
法て埋め込み、柱状タングステン１１を形成する。その
後、全面に窒化膜１２を形成し、柱状タックステン１１
上を覆う。この窒化膜１２は、以後のコンタクトホール
の形成のためのフォトレジスト処理工程中の酸処理にお
いて、柱状タングステン１１がエツチングされないよう
にするためである。次に、第２図（Ｃ）に示すように、
ゲート配線５ａ上の酸化膜１０，６に、フォトレジスト
を用いた露光工程とドライエツチング工程により縦配線
形成用のコンタクトホールを形成する。

続いて、このコンタクトホール中にタングステンをＣＶ
Ｄ法で埋め込み、柱状タングステン１１ａを形成する。

その後、全面に窒化膜１３を形成し、柱状タングステン
ｌｌａ上を覆う。次に、第２図（ｄ）に示すように、上
層トランジスタのソース８上の酸化膜１０に、フォトレ
ジストを用いた露光工程とドライエツチング工程により
縦配線形成用のコンタクトホールを形成する。

ひき続いて、このコンタクトホール中にタングステンを
ＣＶ　Ｄ法で埋め込み、柱状タングステン１１ｂを形成
する。最後に、第２図（ｅ）に示すように、窒化膜１３
．１２をエツチング除去し、柱状タングステン１１．ｌ
ｌａ、ｌｌｂを露出させた後、アルミニウムを堆積し、
パターンニングして、配線１４を形成していた。

〔発明が解決しようとする課題〕

従来例では便宜上ソース４，５．およびゲート配線５ａ
に対する３種類のコンタクトホールの形成について説明
したが、従来の能動層積層素子では、コタクトホールを
その深さの違いにより、下層トランジスタのドレイン３
．ソース４と、下層トランジスタのゲート配線５ａと、
上層トランジスタのドレイン７、ソース８．上層トラン
ジスタのゲート配線９ａとに分類してコンタクトホール
の深さをそろえて、３種類のコンタクトホール形成と柱
状タングステン１１．ｌｌａ、ｌｌｂの形成をそれぞれ
別々に行なう必要がある。このため、製造工程が長いも
のになり、それに伴ない素子性能の不具合が増加するこ
とになる。

更に、コンタクトホール中にタングステンをＣＶＤ法で
埋め込む際に、ソース４．ゲート配線５ａ、ソース８の
シリコンが侵食され、ジャンクション耐圧の低下、ジャ
ンクションリークの増大、あるいは柱状タングステン１
１とソース４柱状タングステンｌｌａとゲート配ＩＩ　
５　ａ　、柱状タングステンｌｌｂとソース８のコンタ
クト抵抗の変動などが発生しやすくなる。

また、複雑な構造のデバイスを含む能動層を積層した場
合、素子表面の凹凸は通常の半導体デバイスに比べ非常
に大きくなり、その結果、素子表面の段差が大きなとこ
ろで配［１０の断線が生じ易くなる。

〔課題を解決するための手段〕

本発明の能動層積層素子形成方法は、 能動層を２層積層して形成する能動層積層素子の形成に
おいて、 半導体基板と多結晶シリコン膜とを用いて下層トランジ
スタとを形成し、全面に第１の絶縁膜を形成して表面を
平坦化し、この上に形成した半導体膜と多結晶シリコン
膜とを用いて上層トランジスタを形成し、全面に所定膜
厚の第２の絶縁膜を堆積する工程と、 穴の深さが異なる縦配線形成用のコンタクトホールを数
回のエツチングで形成し、全面にシリコン薄膜をＬＰＣ
ＶＤ法で堆積する工程と、全面に平坦化剤をスピン塗布
し、コンタクトホール中以外の平坦化剤、シリコン薄膜
が除去されるまで全面エッチバックを行なう工程と、コ
ンタクトホール中に残った平坦化剤を除去し、シリコン
薄膜上にタングステン選択ＣＶＤ成長を行ない、コンタ
クトホール中にタングステンを埋め込む工程とを含んで
いる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）〜（ｈ）は、本発明の一実施例を説明する
ための製造工程順の模式的な断面図である。本実施例に
おいては、第１．第２の絶縁膜としてはシリコン酸化膜
を、平坦化剤としてはポリスチレン溶液を用いた。

才ず、シリコン基板１上にＬＯＣＯ８法により膜厚０８
μｍの素子分離酸化膜２を形成した後、ゲート酸化膜を
介して膜厚０５μｍの多結晶シリコンからなるゲート５
．および素子分離酸化膜２上にゲート５から延設した（
あるいは独立の配線となる）膜厚０．５μｍの多結晶シ
リコンからなるゲート５ａを形成し、続いて、不純物を
導入してドレイン３とソース４を形成し、下層トランジ
スタを形成する。

次に、全面に第１の絶縁膜であるところのシリコン酸化
膜からなる膜厚１，２μｍの酸化１１１１６を形成する
。その後、ポリスチレン溶液のスピン塗布と、ポリスチ
レンとシリコン酸化膜の等速エッチバックにより酸化膜
６の表面を平坦化し、ゲート配線５ａのコンタクト形成
予定位置上で酸化膜６の膜厚が０．２μｍになるように
する。

次に、酸化膜６上の上層トランジスタ形成領域に膜厚０
．５μｍの多結晶シリコン膜を堆積し、これをレーサア
ニール等の方法で単結晶化したシリコン膜に変換した後
、この上にゲート酸化膜を介して膜厚０５μｍの多結晶
シリコンからなるゲート９を形成するとともに、酸化膜
６上にゲート９から延設した（あるいは独立の配線とな
る）膜厚０．５μｍの多結晶シリコンからなるゲート配
線９ａを形成し、続いて、上述の単結晶化したシリコン
膜に不純物を導入してドレイン７とソース８とを形成し
、上層トランジスタを形成する。

続いて、全面に第２の絶縁膜であるところのシリコン酸
化膜からなる膜厚１．５μｍの酸化膜１０ａを堆積し、
第１図（ａ）に示す構造が得られる。

ここて′、酸化膜１０ａの膜厚は、酸化膜６からゲート
９までの段差を十分こえる膜厚（１，０μｍ以上）が必
要である。

次に、ホールサイズが１，５μｍの縦配線形成用のコン
タクトホールの形成を行なう。まず下層トランジスタの
ソース４（あるいはドレイン３）の位置の深さ２．６μ
ｍのコンタクトホール、次に（下層トランジスタの）ゲ
ート配線５ａの位置の深さ１．７μｍのコンタクトホー
ル、最後に上層トランジスタのソース８（あるいはドレ
イン７、あるいはゲート配線９ａ）の位置の深さ１．５
μｍのコンタクトホールの形成を、フォトレジストを用
いた露光工程とドライエツチング工程で順次行ない、第
１図（ｂ）に示す形状に加工する。

その後、第１図（ｃ）に示すように、表面全体に膜厚０
．１μｍのシリコン薄膜１５をＬＰＣＶＤにより堆積す
る。

次に、ポリスチレン溶液からなる平坦化剤１６を、全面
にスピン塗布する。スピン塗布した平坦化剤１６は、第
１図（ｄ）に示すように、３種類の深さのコンタクトホ
ールを埋め込み、かつその表面は平坦な形状になる。

次に、平坦化剤１６．シリコンｆｉ！１５．酸化膜１０
ａに対してエツチング速度が近くなる条件で全面エッチ
バックを行なう。このエッチバックは、第１図（ｅ）に
示すように、コンタクトホ−ル中以外の平坦化剤１６．
シリコン薄１１１１５が除去される深さまで行なう。そ
の結果、シリコン薄膜１５はコンタクトホールの側壁お
よび底面にのみ残すと同時に、全体の表面を平坦化でき
る。

その後、コンタクトホール中に残った平坦化剤１６を酸
処理で除去することにより、第１図（ｆ）に示すように
、コンタクトホールの側壁および底面にのみにシリコン
薄膜１５が残った形状が得られる。

次に、温度３００℃の環境で、Ｈ２をキャリアガスとし
た混合比１・１のＷＦ６とＳ　ｉ　Ｈ４の混合ガスを用
い、タングステンのＣＶＤ成長を行なう。この条件にお
いては、タングステンはシリコン酸化膜上には成長せず
にシリコン膜を侵食しながらシリコン膜の存在したとこ
ろのみに堆積することになる。そのため、コンタクトホ
ール中のタングステンの堆積は、コンタクトホールの側
壁および底面のシリコン薄膜１５を発生核として成長す
ることにより進行する。コンタクトホール中の柱状タン
グステン１７．１７ａ、１７ｂが形成されたときに、シ
リコン薄膜１５が侵食により無くなるようにこの膜厚を
設定しておけば、コンタクトホールの深さが異なっても
、第１図（ｇ）に示すように、全てのコンタクトホール
中に同時に柱状タングステン１７．１７ａ、１７ｂを形
成することができる。

最後に、第１図（ｈ）に示すように、アルミニウムを堆
積、パターンニングして配線１４を形成する。

本実施例では第１図（ｇ）に示したように、素子表面全
体が平坦化されるため、このような素子を複数枚貼り合
せて２層以上の能動層積層素子を作製する場合、貼り合
せが容易になる。

なお、本実施例においては、第１および第２の絶縁膜と
してシリコン酸化膜、平坦化剤としてポリスチレン溶液
を用いたが、他の種類の絶縁膜。

他の種類の平坦化剤を用いても楕わない。

また、本実施例では３種類の深さの異なるコンタクトホ
ールに対する例であるが、深さの異なるコンタクトホー
ルの種類の数が増加しても、本発明は適用できる。

〔発明の効果〕

以上説明したように本発明は、深さの異なるコンタクト
ホール中の柱状タングステンを一度だけのタングステン
ＣＶＤで形成できるので、製造工程の簡略化、短時間化
が行なえ、その結果、製造工程の長さとともに増大する
素子性能の不具合を低減させることに、有効に機能する
。

更に、コンタクトホール中にタングステンを埋め込む際
に、コンタクトホールの底面に存在するシリコン薄膜が
ソース、ドレイン、ゲート配線のシリコンの侵食、破壊
を防止することになり、タングステン成長時のタングス
テンによるシリコンの侵食により発生するジャンクショ
ン耐圧の低下、ジャンクションリークの増大、および柱
状タングステンとソース、ドレイン、ゲート配線との間
のコンタクト抵抗の変動などを、抑制することができる
。

また、複雑な構造のデバイスを含む能動層を積層した場
合でも、素子表面の凹凸は平坦化剤を用いたエッチバッ
クにより表面が平坦化されるため、配線の断線の発生を
防止できる。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの製造工程順の模式的な断面図、第２図（ａ）〜（ｅ
）は能動層積層素子の従来の形成方法を示す製造工程順
の模式的な断面図である。 １・・・シリコン基板、２・・・素子分離酸化膜、３７
・・・ドレイン、４．８・・ソース、５，９・・ケート
、５ａ、９ａ＝・ゲート配線、６，１０．：ｔｏａ・・
・酸化膜、１１．ｌｌａ、ｌｌｂ、１７．１７ａ、１７
ｂ・・・柱状タングステン、１２１３・・・窒化膜、１
４・・・配線、１５・・・シリコン薄膜、１６・・・平
坦化剤。

Claims (1)

1. 【特許請求の範囲】 　能動層を２層積層して形成する能動層積層素子の形成
   において、 半導体基板と多結晶シリコン膜とを用いて下層トランジ
   スタとを形成し、全面に第１の絶縁膜を形成して表面を
   平坦化し、前記第１の絶縁膜上に形成した半導体膜と多
   結晶シリコン膜とを用いて上層トランジスタを形成し、
   全面に所定膜厚の第２の絶縁膜を堆積する工程と、 穴の深さが異なる縦配線形成用のコンタクトホールを数
   回のエッチングで形成し、全面にシリコン薄膜をＬＰＣ
   ＶＤ法で堆積する工程と、 全面に平坦化剤をスピン塗布し、前記コンタクトホール
   中以外の前記平坦化剤、前記シリコン薄膜が除去される
   まで全面エッチバックを行なう工程と、 前記コンタクトホール中に残った前記平坦化剤を除去し
   、前記シリコン薄膜上にタングステン選択ＣＶＤ成長を
   行ない、前記コンタクトホール中にタングステンを埋め
   込む工程とを含むことを特徴とする能動積層素子形成方
   法。