JPH04352282A - 論理回路の分割方法 - Google Patents
論理回路の分割方法Info
- Publication number
- JPH04352282A JPH04352282A JP3126332A JP12633291A JPH04352282A JP H04352282 A JPH04352282 A JP H04352282A JP 3126332 A JP3126332 A JP 3126332A JP 12633291 A JP12633291 A JP 12633291A JP H04352282 A JPH04352282 A JP H04352282A
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- JP
- Japan
- Prior art keywords
- circuit
- circuits
- dividing means
- dividing
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title description 9
- 238000013461 design Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000012217 deletion Methods 0.000 description 8
- 230000037430 deletion Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000000638 solvent extraction Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は大規模論理回路の試験を
容易化する論理回路の分割方法に関する。
容易化する論理回路の分割方法に関する。
【０００２】
【従来の技術】従来、試験容易化手法の一手法である回
路分割法を、論理機能の大きい回路に適用する場合、あ
る観測点の入力側のゲート数を調べ、そのゲート数が自
動設計システム（以下、ＤＡシステムという）で処理可
能な範囲ならば、次の観測点の入力側ゲートを追加する
というように、ゲート数を重視して論理回路を分割して
いた。
路分割法を、論理機能の大きい回路に適用する場合、あ
る観測点の入力側のゲート数を調べ、そのゲート数が自
動設計システム（以下、ＤＡシステムという）で処理可
能な範囲ならば、次の観測点の入力側ゲートを追加する
というように、ゲート数を重視して論理回路を分割して
いた。
【０００３】
【発明が解決しようとする課題】上述した従来の論理回
路の分割方法では、その回路内でゲート数は少ないが、
回路内の多くの部分に分配される部分などの個々の回路
の特徴を考慮していないので、分割回路間の重なりが大
きくなり、ＤＡシステムで扱う回路の総量が増大するた
め、ＤＡシステムの処理効率が悪くなるという欠点があ
った。
路の分割方法では、その回路内でゲート数は少ないが、
回路内の多くの部分に分配される部分などの個々の回路
の特徴を考慮していないので、分割回路間の重なりが大
きくなり、ＤＡシステムで扱う回路の総量が増大するた
め、ＤＡシステムの処理効率が悪くなるという欠点があ
った。
【０００４】
【課題を解決するための手段】本発明は、出力が複数の
回路に分配される回路を一時的に削除する第１の分割手
段と、前記回路内の制御点の回路を一時的に削除する第
２の分割手段と、前記回路内の観測点から分割回路を作
成する回路分割手段と、入力回路が他の分割回路に含ま
れる場合、これらの分割回路を併合する回路併合手段と
、前記第１及び第２の分割手段により削除された回路を
追加する回路追加手段とを備えている。
回路に分配される回路を一時的に削除する第１の分割手
段と、前記回路内の制御点の回路を一時的に削除する第
２の分割手段と、前記回路内の観測点から分割回路を作
成する回路分割手段と、入力回路が他の分割回路に含ま
れる場合、これらの分割回路を併合する回路併合手段と
、前記第１及び第２の分割手段により削除された回路を
追加する回路追加手段とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を実現する処理を
示すフローチャートである。図１において、第１削除手
段１１は、出力が複数の回路に分配される回路を一時的
に削除する手段で、例えば、クロック分配回路，テスト
モード制御回路及び回路内の初期化回路等により、分割
処理が不可能になるのを防ぐ処理である。第２削除１２
は、回路内の制御点に繁がる回路を一時的に削除する手
段で、例えば、入力端子及びレジスタ等の回路制御点の
出力側回路で、入力数と出力数とが共に１の回路を一時
的に削除することにより、見掛け上の回路の制御点を増
やす処理である。回路分割手段１３は、回路内の観測点
から入力方向にトレースを行い、入力回路を識別する手
段で、例えば、出力端子及びレジスタ等の各観測点の入
力回路を識別する処理である。このとき、入力回路が別
観測点の入力回路であればトレースを行わない。回路マ
ージ手段１４は、回路分割手段１３により作成されたあ
る観測点の入力回路が、別観測点の入力回路になってい
るとき、それらの入力回路を併合する手段である。そし
て、回路追加手段１５は、第１削除手段１１と第２削除
手段１２とによる回路切断部分から入力方向にトレース
を行うことにより削除した回路を最小限追加する手段で
ある。
示すフローチャートである。図１において、第１削除手
段１１は、出力が複数の回路に分配される回路を一時的
に削除する手段で、例えば、クロック分配回路，テスト
モード制御回路及び回路内の初期化回路等により、分割
処理が不可能になるのを防ぐ処理である。第２削除１２
は、回路内の制御点に繁がる回路を一時的に削除する手
段で、例えば、入力端子及びレジスタ等の回路制御点の
出力側回路で、入力数と出力数とが共に１の回路を一時
的に削除することにより、見掛け上の回路の制御点を増
やす処理である。回路分割手段１３は、回路内の観測点
から入力方向にトレースを行い、入力回路を識別する手
段で、例えば、出力端子及びレジスタ等の各観測点の入
力回路を識別する処理である。このとき、入力回路が別
観測点の入力回路であればトレースを行わない。回路マ
ージ手段１４は、回路分割手段１３により作成されたあ
る観測点の入力回路が、別観測点の入力回路になってい
るとき、それらの入力回路を併合する手段である。そし
て、回路追加手段１５は、第１削除手段１１と第２削除
手段１２とによる回路切断部分から入力方向にトレース
を行うことにより削除した回路を最小限追加する手段で
ある。
【０００７】続いて、本発明の具体的な実施例について
説明する。
説明する。
【０００８】図２は図１の第１削除手段１１の一実施例
である。回路制御点２１は、例えば、クロック端子及び
テストモード制御端子等で、回路量は少ないが、出力が
多くの回路に分配される回路の制御点である。回路制御
点２１から出力側へトレースを行い、入力数が１以下の
回路を削除する。この場合、回路制御点２１と論理回路
２２と削除される。この結果、複数の入力を持つ論理回
路２３及び論理回路２４は、それぞれ論理回路群２５及
び論理回路群２６の擬似制御点として扱える。
である。回路制御点２１は、例えば、クロック端子及び
テストモード制御端子等で、回路量は少ないが、出力が
多くの回路に分配される回路の制御点である。回路制御
点２１から出力側へトレースを行い、入力数が１以下の
回路を削除する。この場合、回路制御点２１と論理回路
２２と削除される。この結果、複数の入力を持つ論理回
路２３及び論理回路２４は、それぞれ論理回路群２５及
び論理回路群２６の擬似制御点として扱える。
【０００９】図３は図１の第２削除手段１２の一実施例
である。回路制御点３１は、例えば、一般入力端子及び
レジスタである。回路制御点３１から出力側ヘトレース
を行い、入力数又は出力数のどちらかが１を越える論理
回路まで削除する。この場合、回路制御点３１と論理回
路３２と削除される。この結果、論理回路３３と論理回
路３４とは、それぞれ論理回路群３５と論理回路３６と
の擬似制御点として扱える。
である。回路制御点３１は、例えば、一般入力端子及び
レジスタである。回路制御点３１から出力側ヘトレース
を行い、入力数又は出力数のどちらかが１を越える論理
回路まで削除する。この場合、回路制御点３１と論理回
路３２と削除される。この結果、論理回路３３と論理回
路３４とは、それぞれ論理回路群３５と論理回路３６と
の擬似制御点として扱える。
【００１０】図４は図１の回路併合手段１４の一実施例
である。回路観測点４５の入力回路は論理回路４１，論
理回路４２及び論理回路４２は回路観測点４６の入力回
路でもあるため、回路観測点４６とその入力回路である
論理回路４４は、回路観測点４５の入力回路である論理
回路４１，４２，４３と同一の論理回路群とする。
である。回路観測点４５の入力回路は論理回路４１，論
理回路４２及び論理回路４２は回路観測点４６の入力回
路でもあるため、回路観測点４６とその入力回路である
論理回路４４は、回路観測点４５の入力回路である論理
回路４１，４２，４３と同一の論理回路群とする。
【００１１】図５は図１の回路追加手段１５の一実施例
である。第１削除手段１１及び第２削除手段１２によっ
て作成された擬似制御点５４から入力方向にトレースを
行い、入力回路である論理回路５２，５３と回路制御点
５１を追加する。
である。第１削除手段１１及び第２削除手段１２によっ
て作成された擬似制御点５４から入力方向にトレースを
行い、入力回路である論理回路５２，５３と回路制御点
５１を追加する。
【００１２】
【発明の効果】以上説明したように本発明は、回路内に
分配される部分のみを分割回路間の重なりとしているの
で、ＤＡシステムで扱う回路の総量が従来の分割方法に
より減少し、分割回路に対するＤＡシステムの処理効率
が向上するという効果がある。
分配される部分のみを分割回路間の重なりとしているの
で、ＤＡシステムで扱う回路の総量が従来の分割方法に
より減少し、分割回路に対するＤＡシステムの処理効率
が向上するという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を実現するフローチャートで
ある。
ある。
【図２】図１の第１分割手段１１による分割の一例を示
す図である。
す図である。
【図３】図１の第２分割手段１２による分割の一例を示
す図である。
す図である。
【図４】図１の回路併合手段１４による併合の一例を示
す図である。
す図である。
【図５】図１の回路追加手段１５による追加の一例を示
す図である。
す図である。
１１ 第１分割手段
１２ 第２分割手段
１３ 回路分割手段
１４ 回路併合手段
１５ 回路追加手段
２１ 回路制御点
２２〜２４ 論理回路
２５，２６ 論理回路群
３１ 回路制御点
３２〜３４ 論理回路
３５，３６ 論理回路群
４１〜４４ 論理回路
４５，４６ 回路観測点
５１ 回路制御点
５２，５３ 論理回路
５４ 擬似制御点
Claims (1)
- 【請求項１】 出力が複数の回路に分配される回路を
一時的に削除する第１の分割手段と、前記回路内の制御
点の回路を一時的に削除する第２の分割手段と、前記回
路内の観測点から分割回路を作成する回路分割手段と、
入力回路が他の分割回路に含まれる場合、これらの分割
回路を併合する回路併合手段と、前記第１及び第２の分
割手段により削除された回路を追加する回路追加手段と
を備えることを特徴とする論理回路の分割方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126332A JPH04352282A (ja) | 1991-05-30 | 1991-05-30 | 論理回路の分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3126332A JPH04352282A (ja) | 1991-05-30 | 1991-05-30 | 論理回路の分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352282A true JPH04352282A (ja) | 1992-12-07 |
Family
ID=14932567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3126332A Pending JPH04352282A (ja) | 1991-05-30 | 1991-05-30 | 論理回路の分割方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352282A (ja) |
-
1991
- 1991-05-30 JP JP3126332A patent/JPH04352282A/ja active Pending
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