JPH04352462A - 半導体素子用リードフレーム - Google Patents
半導体素子用リードフレームInfo
- Publication number
- JPH04352462A JPH04352462A JP3153777A JP15377791A JPH04352462A JP H04352462 A JPH04352462 A JP H04352462A JP 3153777 A JP3153777 A JP 3153777A JP 15377791 A JP15377791 A JP 15377791A JP H04352462 A JPH04352462 A JP H04352462A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- dieisland
- resin
- cradle
- suspension
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子用リードフレ
ームに関する。
ームに関する。
【０００２】
【従来の技術】図４は従来のリードフレームの一例を示
す。図において１はクレードル部、２はダイアイランド
、３はリード、４はダイアイランド２をクレードル部１
に連結するつりピン、５ａは樹脂モールドエリアである
。このような構造のリードフレームのダイアイランド２
表面に半導体チップが接着剤で接着され、半導体チップ
の各電極パッドがそれぞれ対応するリード３にボンディ
ングワイヤで接続されて組立てられる。従来の半導体素
子は、ダイアイランド２と半導体チップのサブストレー
トが電気的に絶縁されているものを除き、半導体素子が
リードフレームのクレードル部に連結された状態なので
通電試験を行うことができず、通常、個々の半導体素子
に切り離してから行われてきた。そして、リードフレー
ムに連結された状態で行うためには、絶縁性のテープま
たは樹脂で半導体素子がリードフレームから分離しない
ように特別な工程を通さねばならなかった。
す。図において１はクレードル部、２はダイアイランド
、３はリード、４はダイアイランド２をクレードル部１
に連結するつりピン、５ａは樹脂モールドエリアである
。このような構造のリードフレームのダイアイランド２
表面に半導体チップが接着剤で接着され、半導体チップ
の各電極パッドがそれぞれ対応するリード３にボンディ
ングワイヤで接続されて組立てられる。従来の半導体素
子は、ダイアイランド２と半導体チップのサブストレー
トが電気的に絶縁されているものを除き、半導体素子が
リードフレームのクレードル部に連結された状態なので
通電試験を行うことができず、通常、個々の半導体素子
に切り離してから行われてきた。そして、リードフレー
ムに連結された状態で行うためには、絶縁性のテープま
たは樹脂で半導体素子がリードフレームから分離しない
ように特別な工程を通さねばならなかった。
【０００３】
【発明が解決しようとする課題】従来のように、半導体
素子の通電試験を個々の半導体素子に切り離してから行
うのは、半導体素子を個々に切り離してしまうと、その
取扱いが面倒になり、通電試験に手間がかかるという問
題があった。また、特別な工程を通してフレームに連結
された状態で行うのは、工程が増加するという問題があ
る。本発明は上記の事情に鑑みてなされたもので、半導
体素子の通電試験を半導体素子がリードフレームのクレ
ードル部に連結された状態で行えるリードフレームを提
供することを目的とする。
素子の通電試験を個々の半導体素子に切り離してから行
うのは、半導体素子を個々に切り離してしまうと、その
取扱いが面倒になり、通電試験に手間がかかるという問
題があった。また、特別な工程を通してフレームに連結
された状態で行うのは、工程が増加するという問題があ
る。本発明は上記の事情に鑑みてなされたもので、半導
体素子の通電試験を半導体素子がリードフレームのクレ
ードル部に連結された状態で行えるリードフレームを提
供することを目的とする。
【０００４】
【課題を解決するための手段】本発明のリードフレーム
は、ダイアイランドをクレードル部に連結するつりピン
のほかに、ダイアイランドと電気的に絶縁されて、モー
ルド樹脂パッケージをクレードル部に保持するつりピン
を設けたものである。
は、ダイアイランドをクレードル部に連結するつりピン
のほかに、ダイアイランドと電気的に絶縁されて、モー
ルド樹脂パッケージをクレードル部に保持するつりピン
を設けたものである。
【０００５】
【実施例】図１は本発明の一実施例を示す。図において
図４と同一の符号は同一または相当するものを示し、６
はつりピンであり、ダイアイランド２に半導体チップを
マウントし、半導体チップの各電極パッドをそれぞれに
対応するリードにボンディングワイヤーにて接続し、モ
ールド樹脂でパッケージし、つりピン４及び各リード３
をクレードル部１から切り離したときにモールド樹脂パ
ッケージをクレードル部１に保持するつりピンである。
図４と同一の符号は同一または相当するものを示し、６
はつりピンであり、ダイアイランド２に半導体チップを
マウントし、半導体チップの各電極パッドをそれぞれに
対応するリードにボンディングワイヤーにて接続し、モ
ールド樹脂でパッケージし、つりピン４及び各リード３
をクレードル部１から切り離したときにモールド樹脂パ
ッケージをクレードル部１に保持するつりピンである。
【０００６】図２は図１のリードフレームを用いた半導
体素子のリードフレームのクレードル部１とダイアイラ
ンド２とが連結されたつりピン４及びクレードル部と不
要となるリード部分をカットした状態を示し、この状態
で通電試験を行う。図において図１と同一の符号は同一
のものを示し、５はモールド樹脂パッケージである。本
リードフレームを用いて樹脂モールドすると、つりピン
６の一部分がモールド樹脂パッケージ５内に埋まり、つ
りピン４を図２に示す状態に切断することにより、つり
ピン６がダイアイランド２から電気的に絶縁され、さら
に、各リード３をクレードル部１から切り離すと、モー
ルド樹脂パッケージ５が、ダイアイランド２と絶縁され
たつりピン６のみによってリードフレームのクレードル
部に保持された状態となり、各半導体素子が電気的に分
離され、半導体素子がリードフレームのクレードル部１
に連結された状態で通電試験を行うことができる。
体素子のリードフレームのクレードル部１とダイアイラ
ンド２とが連結されたつりピン４及びクレードル部と不
要となるリード部分をカットした状態を示し、この状態
で通電試験を行う。図において図１と同一の符号は同一
のものを示し、５はモールド樹脂パッケージである。本
リードフレームを用いて樹脂モールドすると、つりピン
６の一部分がモールド樹脂パッケージ５内に埋まり、つ
りピン４を図２に示す状態に切断することにより、つり
ピン６がダイアイランド２から電気的に絶縁され、さら
に、各リード３をクレードル部１から切り離すと、モー
ルド樹脂パッケージ５が、ダイアイランド２と絶縁され
たつりピン６のみによってリードフレームのクレードル
部に保持された状態となり、各半導体素子が電気的に分
離され、半導体素子がリードフレームのクレードル部１
に連結された状態で通電試験を行うことができる。
【０００７】図３は図２に示す状態で半導体素子を通電
試験する際のリードを外部電極に接触させる方法の一例
を示す。図において図２と同一の符号は同一のものを示
し、７はリード抑え、８はパッケージ本体抑え、９は外
部電極、１０は外部基板である。リード抑え７で各リー
ドを抑えるか、パッケージ本体抑え８でモールド樹脂パ
ッケージ５を抑えて各リードを外部電極９に接触させ、
各リードを外部回路に接続して行う。また、両方の抑え
を併用する構成を採ってもよい。なお、つりピン６の構
造は、実施例で示す構造に限るものではなく、つりピン
６が最初からつりピン４に連結されていない構造でもよ
い。
試験する際のリードを外部電極に接触させる方法の一例
を示す。図において図２と同一の符号は同一のものを示
し、７はリード抑え、８はパッケージ本体抑え、９は外
部電極、１０は外部基板である。リード抑え７で各リー
ドを抑えるか、パッケージ本体抑え８でモールド樹脂パ
ッケージ５を抑えて各リードを外部電極９に接触させ、
各リードを外部回路に接続して行う。また、両方の抑え
を併用する構成を採ってもよい。なお、つりピン６の構
造は、実施例で示す構造に限るものではなく、つりピン
６が最初からつりピン４に連結されていない構造でもよ
い。
【０００８】
【発明の効果】以上説明したように、本発明によれば、
半導体素子の通電試験を効率的に行えるようになり、量
産化等に寄与する効果が大である。特に、個々の半導体
素子に分離すると取扱いが面倒になるような小さい寸法
の半導体素子の場合、その効果が顕著に現れる。
半導体素子の通電試験を効率的に行えるようになり、量
産化等に寄与する効果が大である。特に、個々の半導体
素子に分離すると取扱いが面倒になるような小さい寸法
の半導体素子の場合、その効果が顕著に現れる。
【図１】本発明の一実施例を示す説明図である。
【図２】図１のリードフレームを用いた半導体素子の通
電試験のとき、不要となる部分をカットした状態の説明
図である。
電試験のとき、不要となる部分をカットした状態の説明
図である。
【図３】図２に示す状態で半導体素子を通電試験する際
のリードを外部電極に接触させる方法の一例を示す説明
図である。
のリードを外部電極に接触させる方法の一例を示す説明
図である。
【図４】従来のリードフレームの一例を示す説明図であ
る。
る。
【符号の説明】
１ クレードル部
２ ダイアイランド
３ リード
４ つりピン
５ａ 樹脂モールドエリア
６ つりピン
Claims (1)
- 【請求項１】 ダイアイランドに半導体チップをマウ
ントし、モールド樹脂でパッケージした段階で、半導体
素子の通電試験を行なえるように、ダイアイランドをク
レードル部に連結するつりピンのほかに、上記ダイアイ
ランドと電気的に絶縁されて、モールド樹脂パッケージ
をクレードル部に保持するつりピンを設けたことを特徴
とする半導体素子用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153777A JPH04352462A (ja) | 1991-05-30 | 1991-05-30 | 半導体素子用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153777A JPH04352462A (ja) | 1991-05-30 | 1991-05-30 | 半導体素子用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352462A true JPH04352462A (ja) | 1992-12-07 |
Family
ID=15569914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153777A Pending JPH04352462A (ja) | 1991-05-30 | 1991-05-30 | 半導体素子用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008134426A3 (en) * | 2007-04-27 | 2008-12-24 | Microchip Tech Inc | Leadframe configuration to enable strip testing of sot-23 packages and the like |
| JP2019212704A (ja) * | 2018-06-01 | 2019-12-12 | エイブリック株式会社 | 半導体装置およびその製造方法 |
-
1991
- 1991-05-30 JP JP3153777A patent/JPH04352462A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008134426A3 (en) * | 2007-04-27 | 2008-12-24 | Microchip Tech Inc | Leadframe configuration to enable strip testing of sot-23 packages and the like |
| JP2019212704A (ja) * | 2018-06-01 | 2019-12-12 | エイブリック株式会社 | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3226752B2 (ja) | 半導体装置の製造方法 | |
| JPH0321047A (ja) | カプセル封じされた半導体パツケージ | |
| JPH0546045U (ja) | 半導体パツケージ | |
| JPH08148644A (ja) | 樹脂封止型半導体装置 | |
| US6797540B1 (en) | Dap isolation process | |
| JPH02278740A (ja) | 半導体装置のパッケージング方法 | |
| US3698073A (en) | Contact bonding and packaging of integrated circuits | |
| JPH04352462A (ja) | 半導体素子用リードフレーム | |
| JP2682521B2 (ja) | 半導体装置用包装部材及びこれを用いた半導体装置のテスト方法 | |
| JPS605549A (ja) | 樹脂封止型半導体装置の製造方法 | |
| JPH09330992A (ja) | 半導体装置実装体とその製造方法 | |
| JPS5814610Y2 (ja) | 半導体装置 | |
| JPH0199245A (ja) | Ｉｃパッケージ | |
| JPH0529427A (ja) | 半導体装置の製造方法 | |
| JP2846095B2 (ja) | 半導体装置の製造方法 | |
| JPH1012796A (ja) | 半導体装置 | |
| JPS62119933A (ja) | 集積回路装置 | |
| KR0135376B1 (ko) | 케이.지.디 제작을 위한 다이 캐리어 | |
| JPH0595076A (ja) | 半導体装置 | |
| JPS6427236A (en) | Wire bonding method | |
| JPS58182859A (ja) | 半導体装置用リ−ドフレ−ム | |
| KR20100004942U (ko) | 반도체 와이어 본딩을 위한 윈도우 클램프 암 | |
| JPS6155950A (ja) | 半導体装置 | |
| JPH01124227A (ja) | 半導体装置 | |
| JPH06112248A (ja) | 半導体装置の製造方法 |