JPH04356968A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04356968A JPH04356968A JP3130123A JP13012391A JPH04356968A JP H04356968 A JPH04356968 A JP H04356968A JP 3130123 A JP3130123 A JP 3130123A JP 13012391 A JP13012391 A JP 13012391A JP H04356968 A JPH04356968 A JP H04356968A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- region
- semiconductor
- source
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
寄生バイポーラトランジスタの動作を抑えて破壊耐量を
向上させた半導体装置に関する。
寄生バイポーラトランジスタの動作を抑えて破壊耐量を
向上させた半導体装置に関する。
【０００２】
【従来の技術】図２に従来の縦型電界効果トランジスタ
の一例を示す。図２Ａは平面図、図２Ｂは図２ＡのＹ−
Ｙに沿った断面図である。
の一例を示す。図２Ａは平面図、図２Ｂは図２ＡのＹ−
Ｙに沿った断面図である。
【０００３】図２Ａにおいて、セル領域４には、縦型電
界効果トランジスタを形成している多数のセルが並列接
続されている。これらの並列接続されたセルは、ゲート
電極１１をゲートパッド１から、ソース電極をソースパ
ッド３から、それぞれ外部に取り出す様になっている。 ゲート電極１１はポリシリコンからなっており、比抵抗
が比較的高いためゲートパッド１から遠い位置のセルに
対してはゲート直列抵抗が増大してしまうので、アルミ
ニウムのゲートフィンガー２を延ばしてゲート直列抵抗
の低減をはかっている。この時、ゲートフィンガー２下
にはセルを形成できないため、セル間での空乏層の接続
を確保するためのＰ型拡散層（図２Ｂの９）が設けられ
ている。また、外周部５には、ソース・ドレイン間の過
電圧から素子を保護するとともにｄｖ／ｄｔ耐量を増す
保護ダイオードが形成されている。
界効果トランジスタを形成している多数のセルが並列接
続されている。これらの並列接続されたセルは、ゲート
電極１１をゲートパッド１から、ソース電極をソースパ
ッド３から、それぞれ外部に取り出す様になっている。 ゲート電極１１はポリシリコンからなっており、比抵抗
が比較的高いためゲートパッド１から遠い位置のセルに
対してはゲート直列抵抗が増大してしまうので、アルミ
ニウムのゲートフィンガー２を延ばしてゲート直列抵抗
の低減をはかっている。この時、ゲートフィンガー２下
にはセルを形成できないため、セル間での空乏層の接続
を確保するためのＰ型拡散層（図２Ｂの９）が設けられ
ている。また、外周部５には、ソース・ドレイン間の過
電圧から素子を保護するとともにｄｖ／ｄｔ耐量を増す
保護ダイオードが形成されている。
【０００４】図２Ｂは図２ＡのＹ−Ｙに沿った断面図で
ある。図２Ｂにおいてセル領域１０３は、ソース電極１
５，層間絶縁膜１４，ゲート電極１１，ゲート酸化膜１
０，Ｎ＋ 型ソース領域１３，Ｐ型ベース領域１２，Ｎ
− 型ドレイン領域７，Ｎ＋ 型ドレイン領域６，ドレ
イン電極１８を有し、縦型電界効果トランジスタを形成
している。ゲート電極１１はポリシリコンで形成されて
おり、ゲートパッドの近傍まで延びている。ゲートフィ
ンガー１６はアルミニウムで形成されゲートパッドと連
続してゲート電極１１上に延在形成されている。これら
ゲートパッド及びゲートフィンガー１６の下には絶縁膜
８を介して、ドレイン領域７上にＰ型拡散層９が形成さ
れている。これはゲートフィンガー１６下にセル領域１
０３か形成できないため、この部分でセル領域間が広が
り、空乏層がセル領域間で分離してしまうのを防ぐため
にドレイン領域７とは反対の導電型で形成したものであ
る。従来の縦型電界効果トランジスタでは、このＰ型拡
散層９が外周部１０５で外周部に形成された保護ダイオ
ードとしてのＰ型拡散層と連続しており、この外周部で
ソース電極１７と電気的に接続されて接地電位が支えら
れていた。すなわち、Ｐ型拡散層９が外周部１０５にお
ける保護ダイオードの部分まで連続的に形成されていた
。
ある。図２Ｂにおいてセル領域１０３は、ソース電極１
５，層間絶縁膜１４，ゲート電極１１，ゲート酸化膜１
０，Ｎ＋ 型ソース領域１３，Ｐ型ベース領域１２，Ｎ
− 型ドレイン領域７，Ｎ＋ 型ドレイン領域６，ドレ
イン電極１８を有し、縦型電界効果トランジスタを形成
している。ゲート電極１１はポリシリコンで形成されて
おり、ゲートパッドの近傍まで延びている。ゲートフィ
ンガー１６はアルミニウムで形成されゲートパッドと連
続してゲート電極１１上に延在形成されている。これら
ゲートパッド及びゲートフィンガー１６の下には絶縁膜
８を介して、ドレイン領域７上にＰ型拡散層９が形成さ
れている。これはゲートフィンガー１６下にセル領域１
０３か形成できないため、この部分でセル領域間が広が
り、空乏層がセル領域間で分離してしまうのを防ぐため
にドレイン領域７とは反対の導電型で形成したものであ
る。従来の縦型電界効果トランジスタでは、このＰ型拡
散層９が外周部１０５で外周部に形成された保護ダイオ
ードとしてのＰ型拡散層と連続しており、この外周部で
ソース電極１７と電気的に接続されて接地電位が支えら
れていた。すなわち、Ｐ型拡散層９が外周部１０５にお
ける保護ダイオードの部分まで連続的に形成されていた
。
【０００５】
【発明が解決しようとする課題】この従来の縦型電界効
果トランジスタは、フル・ブリッジ回路によるＤＣサー
ボモータの駆動回路（図３）等においては、Ｐ型領域９
からの電荷の注入による寄生トランジスタ現象が生じて
破壊することがしばしばあった。
果トランジスタは、フル・ブリッジ回路によるＤＣサー
ボモータの駆動回路（図３）等においては、Ｐ型領域９
からの電荷の注入による寄生トランジスタ現象が生じて
破壊することがしばしばあった。
【０００６】すなわち、図３に示すトランジスタＱ１
，Ｑ４ がオンし、トランジスタＱ２ ，Ｑ４ がオフ
した時電流Ｉ１ ，Ｉ２ が流れ、モーターＭが作動す
る。この時モーターＭの回転方向を逆にするためにはト
ランジスタＱ２ ，Ｑ３ をオンしてトランジスタＱ１
，Ｑ４ をオフするように切り換えれば良いが、例え
ば、トランジスタＱ１ ，Ｑ４ をオフした直後、イン
ダクタンス負荷であるモーターがある期間電流を流しつ
づけようとするため逆起電圧が発生し、これによりトラ
ンジスタＱ３ において、ソース・ドレイン間の保護ダ
イオードが順バイアスされダイオード電流Ｉ３ が流れ
る。この電流Ｉ３ は、切り換えスピード（ｄｉ／ｄｔ
）が速いとさらに大きくなる。このソース・ドレイン間
の保護ダイオードが順バイアスされると、図２Ｂにおけ
るＰ型拡散層９より少数キャリアがＮ− 型ドレイン領
域７内に注入される。その後ドレイン領域７に注入され
た少数キャリアが逆回復状態で拡散層９に引きもどされ
る場合、拡散層９の内部の抵抗によりセル領域１０３に
近い部分では効率良く吸収されず、ゲートパッド１及び
ゲートフィンガー２の近傍のセルに流れ込み、ソース１
３，ベース１２，ドレイン７よりなる寄生バイポーラト
ランジスタをターンオンさせセル破壊に至らしめるとい
う問題点があった。
，Ｑ４ がオンし、トランジスタＱ２ ，Ｑ４ がオフ
した時電流Ｉ１ ，Ｉ２ が流れ、モーターＭが作動す
る。この時モーターＭの回転方向を逆にするためにはト
ランジスタＱ２ ，Ｑ３ をオンしてトランジスタＱ１
，Ｑ４ をオフするように切り換えれば良いが、例え
ば、トランジスタＱ１ ，Ｑ４ をオフした直後、イン
ダクタンス負荷であるモーターがある期間電流を流しつ
づけようとするため逆起電圧が発生し、これによりトラ
ンジスタＱ３ において、ソース・ドレイン間の保護ダ
イオードが順バイアスされダイオード電流Ｉ３ が流れ
る。この電流Ｉ３ は、切り換えスピード（ｄｉ／ｄｔ
）が速いとさらに大きくなる。このソース・ドレイン間
の保護ダイオードが順バイアスされると、図２Ｂにおけ
るＰ型拡散層９より少数キャリアがＮ− 型ドレイン領
域７内に注入される。その後ドレイン領域７に注入され
た少数キャリアが逆回復状態で拡散層９に引きもどされ
る場合、拡散層９の内部の抵抗によりセル領域１０３に
近い部分では効率良く吸収されず、ゲートパッド１及び
ゲートフィンガー２の近傍のセルに流れ込み、ソース１
３，ベース１２，ドレイン７よりなる寄生バイポーラト
ランジスタをターンオンさせセル破壊に至らしめるとい
う問題点があった。
【０００７】
【課題を解決するための手段】本発明によれば一導電型
の半導体基板上に形成された他の厚電型のゲート領域と
、このゲート領域に隣接して形成された一導電型のソー
ス領域と、ゲート領域上に形成されたゲート電極と、こ
のゲート電極に電気的に接続された任意のゲートフィン
ガーと、ゲートフィンガーに電気的に接続されたゲート
電極取り出し用ゲートパッドと、ソース領域に電気的に
接続されたソース電極取り出し用ソースパッドと、半導
体基板上に形成され、半導体基板とともに保護ダイオー
ドを形成する他の導電型の第１の半導体領域と少くとも
ゲートフィンガー直下に形成された他の導電型の第２の
半導体領域とを有し、第２の半導体領域と第１の半導体
領域が離間していることを特徴とする半導体装置が得ら
れる。
の半導体基板上に形成された他の厚電型のゲート領域と
、このゲート領域に隣接して形成された一導電型のソー
ス領域と、ゲート領域上に形成されたゲート電極と、こ
のゲート電極に電気的に接続された任意のゲートフィン
ガーと、ゲートフィンガーに電気的に接続されたゲート
電極取り出し用ゲートパッドと、ソース領域に電気的に
接続されたソース電極取り出し用ソースパッドと、半導
体基板上に形成され、半導体基板とともに保護ダイオー
ドを形成する他の導電型の第１の半導体領域と少くとも
ゲートフィンガー直下に形成された他の導電型の第２の
半導体領域とを有し、第２の半導体領域と第１の半導体
領域が離間していることを特徴とする半導体装置が得ら
れる。
【０００８】また、本発明によれば、前述の半導体基板
底面にドレイン電極を有し、縦型電界効果トランジスタ
を構成することを特徴とする半導体装置が得られる。
底面にドレイン電極を有し、縦型電界効果トランジスタ
を構成することを特徴とする半導体装置が得られる。
【０００９】寄生バイポーラトランジスタによる破壊を
防止するには、半導体基板中へのキャリアの注入を抑え
る様にすればよい。ゲートパッド及びゲートフィンガー
直下の拡散層が外周部の保護ダイオードと連続的に形成
されていると、少数キャリアは、ゲートパッド及びゲー
トフィンガーの下の拡散層からも注入される。しかし、
前述の拡散層と保護ダイオードを隔離すると、少数キャ
リアは保護ダイオード部の拡散層からしか注入しないの
で、キャリアの注入が低減する。その結果、スイッチン
グスピードを上げることも可能となる。
防止するには、半導体基板中へのキャリアの注入を抑え
る様にすればよい。ゲートパッド及びゲートフィンガー
直下の拡散層が外周部の保護ダイオードと連続的に形成
されていると、少数キャリアは、ゲートパッド及びゲー
トフィンガーの下の拡散層からも注入される。しかし、
前述の拡散層と保護ダイオードを隔離すると、少数キャ
リアは保護ダイオード部の拡散層からしか注入しないの
で、キャリアの注入が低減する。その結果、スイッチン
グスピードを上げることも可能となる。
【００１０】従来は、ゲートパッド及びゲートフィンガ
ー直下の拡散層を保護ダイオードと連続的に形成して、
ソース電極に接続することにより、ゲートフィンガー下
でのセル領域間での空乏層の接続を確保していた。しか
しながら、外周部の保護ダイオードとゲートフィンガー
下の拡散層を分離しても、実際に動作する時にはこれら
の領域とドレインとの間には逆バイアス電圧がかかり、
これらの領域からドレイン領域に延びる空乏層がつなが
り、これらの領域は同電位となる。したがって、空乏層
が連続的に形成される距離内で離間していれば、これら
の領域がドレイン領域と順バイアスされる時には空乏層
が延びないので自動的に離間し、ゲートフィンガー下の
拡散層から少数キャリアが注入されることがなくなる。 したがって、ゲートフィンガー直下の拡散層と外周部保
護ダイオードにおける拡散層とがこのような距離内で隔
離していても、ゲートフィンガー下の拡散領域の本来の
目的を損うことはなく、セル領域近傍での少数キャリア
の注入もなくなる。
ー直下の拡散層を保護ダイオードと連続的に形成して、
ソース電極に接続することにより、ゲートフィンガー下
でのセル領域間での空乏層の接続を確保していた。しか
しながら、外周部の保護ダイオードとゲートフィンガー
下の拡散層を分離しても、実際に動作する時にはこれら
の領域とドレインとの間には逆バイアス電圧がかかり、
これらの領域からドレイン領域に延びる空乏層がつなが
り、これらの領域は同電位となる。したがって、空乏層
が連続的に形成される距離内で離間していれば、これら
の領域がドレイン領域と順バイアスされる時には空乏層
が延びないので自動的に離間し、ゲートフィンガー下の
拡散層から少数キャリアが注入されることがなくなる。 したがって、ゲートフィンガー直下の拡散層と外周部保
護ダイオードにおける拡散層とがこのような距離内で隔
離していても、ゲートフィンガー下の拡散領域の本来の
目的を損うことはなく、セル領域近傍での少数キャリア
の注入もなくなる。
【００１１】更にまた前述の第１の半導体領域と第２の
半導体領域との間隔が１μｍ以上６０μｍ以下であるこ
とを特徴とする半導体装置が得られる。
半導体領域との間隔が１μｍ以上６０μｍ以下であるこ
とを特徴とする半導体装置が得られる。
【００１２】ゲートパッド及びゲートフィンガー直下の
拡散層と、外周部の保護ダイオードを隔離する際に、空
乏層が連続して形成される様な距離であれば耐圧を上げ
ることができる。なぜなら、空乏層が出来る際に、それ
ぞれの空乏層が独立していると、形成された空乏層の曲
率が高くなり、電界が集中し易いからである。空乏層が
近隣に生成した空乏層と互いにつながれば、空乏層の曲
率は低くなり、耐圧が上がる。
拡散層と、外周部の保護ダイオードを隔離する際に、空
乏層が連続して形成される様な距離であれば耐圧を上げ
ることができる。なぜなら、空乏層が出来る際に、それ
ぞれの空乏層が独立していると、形成された空乏層の曲
率が高くなり、電界が集中し易いからである。空乏層が
近隣に生成した空乏層と互いにつながれば、空乏層の曲
率は低くなり、耐圧が上がる。
【００１３】生成する空乏層の幅は、片側階段接合で近
似すると、式（１）の様に表わされる。
似すると、式（１）の様に表わされる。
【００１４】
【００１５】εＳ は基板シリコンの誘電率であり、１
．０５×１０−１２ Ｆ／ｃｍである。ｑは電荷素量で
、１．６０２×１０−１９ Ｃである。ＮＤ はＮ−
ドレインの濃度、ＶＤＳはドレイン・ソース間の電圧で
、耐圧によって決定される。６００Ｖ耐圧の場合、空乏
層幅を計算すると、約６２．８μｍとなり、ゲートパッ
ド及びゲートフィンガー直下の拡散層と外周部の保護ダ
イオードとの間隔は、それより短かく、約６０μｍ以下
に設定するのが望ましい。前述の間隔は距離が短かい程
好ましく、製造限界の２μｍ程度から１０μｍ程度まで
に設定するのが特に好ましい。
．０５×１０−１２ Ｆ／ｃｍである。ｑは電荷素量で
、１．６０２×１０−１９ Ｃである。ＮＤ はＮ−
ドレインの濃度、ＶＤＳはドレイン・ソース間の電圧で
、耐圧によって決定される。６００Ｖ耐圧の場合、空乏
層幅を計算すると、約６２．８μｍとなり、ゲートパッ
ド及びゲートフィンガー直下の拡散層と外周部の保護ダ
イオードとの間隔は、それより短かく、約６０μｍ以下
に設定するのが望ましい。前述の間隔は距離が短かい程
好ましく、製造限界の２μｍ程度から１０μｍ程度まで
に設定するのが特に好ましい。
【００１６】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１７】図１Ａは本発明の一実施例を示す縦型電界
効果トランジスタの平面図、図１Ｂは図１ＡのＸ−Ｘに
沿った断面図である。
効果トランジスタの平面図、図１Ｂは図１ＡのＸ−Ｘに
沿った断面図である。
【００１８】エピタキシャル基板としては６００Ｖ耐圧
の場合２×１０１８／ｃｍ３ 程度にアンチモンをドー
プしたＮ＋ 型シリコン６に２５Ωｃｍ（２×１０１４
／ｃｍ３ ）程度にリンをドープさせた厚さ約６５μｍ
のＮ− 型ドレイン領域７をエピタキシャル成長させた
ものを用いる。
の場合２×１０１８／ｃｍ３ 程度にアンチモンをドー
プしたＮ＋ 型シリコン６に２５Ωｃｍ（２×１０１４
／ｃｍ３ ）程度にリンをドープさせた厚さ約６５μｍ
のＮ− 型ドレイン領域７をエピタキシャル成長させた
ものを用いる。
【００１９】拡散層９及び９′は、ドーズ量１×１０１
４／ｃｍ２ 、打込みエネルギー７０ｋｅＶでボロンを
イオン注入し約１２００℃で約６０分押込みを行い形成
する。この場合表面濃度は約１．３×１０１８／ｃｍ３
、接合深さは約３μｍである。
４／ｃｍ２ 、打込みエネルギー７０ｋｅＶでボロンを
イオン注入し約１２００℃で約６０分押込みを行い形成
する。この場合表面濃度は約１．３×１０１８／ｃｍ３
、接合深さは約３μｍである。
【００２０】この後表面保護用に熱酸化膜８が約８００
０オングストローム程度形成されゲート酸化膜１０を形
成する領域のみフォトレジスト工程で選択的に熱酸化膜
８が除去される。続いて約１２００オングストロームの
ゲート酸化膜１０を形成後約６０００オングストローム
のポリシリコンをＬｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
（ＬＰＣＶＤ）により堆積し、約１１Ω／□にリン拡散
をし、フォトレジスト工程により選択的にゲート電極１
１を形成する。Ｐ型ベース領域にはゲート電極１１をマ
スクにして、ドーズ量５×１０１３／ｃｍ２ 、打込み
エネルギー７０ｋｅＶでボロンをイオン注入し約１２０
０℃で約６０分押込みを行い形成する。この場合表面濃
度は約６．３×１０１７／ｃｍ３ 、接合深さは約２．
８μｍで、ゲート電極１１下にも一部広がる。
０オングストローム程度形成されゲート酸化膜１０を形
成する領域のみフォトレジスト工程で選択的に熱酸化膜
８が除去される。続いて約１２００オングストロームの
ゲート酸化膜１０を形成後約６０００オングストローム
のポリシリコンをＬｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
（ＬＰＣＶＤ）により堆積し、約１１Ω／□にリン拡散
をし、フォトレジスト工程により選択的にゲート電極１
１を形成する。Ｐ型ベース領域にはゲート電極１１をマ
スクにして、ドーズ量５×１０１３／ｃｍ２ 、打込み
エネルギー７０ｋｅＶでボロンをイオン注入し約１２０
０℃で約６０分押込みを行い形成する。この場合表面濃
度は約６．３×１０１７／ｃｍ３ 、接合深さは約２．
８μｍで、ゲート電極１１下にも一部広がる。
【００２１】Ｎ＋ 型ソース領域１３は、マスク材を用
いて、ドーズ量１×１０１６／ｃｍ２ 、打込みエネル
ギー８０ｋｅＶでヒ素イオンを注入し約１０００℃オン
グストロームで約３０分押込みを行い形成する。この場
合表面濃度は約１×１０２０／ｃｍ３ 、接合深さは約
０．３μｍである。
いて、ドーズ量１×１０１６／ｃｍ２ 、打込みエネル
ギー８０ｋｅＶでヒ素イオンを注入し約１０００℃オン
グストロームで約３０分押込みを行い形成する。この場
合表面濃度は約１×１０２０／ｃｍ３ 、接合深さは約
０．３μｍである。
【００２２】約１００００オングストロームの層間絶縁
膜１４を気相成長法（ＣＶＤ）により成長させ、フォト
レジスト工程によりコンタクトホールを形成し、約３．
５μｍのアルミニウムが蒸着あるいはスパッタ法により
形成され、フォトレジスト工程によりアルミニウムをパ
ターニングし、ソース電極１５、外周部ソース電極１７
及びゲートフィンガー１６が形成される。
膜１４を気相成長法（ＣＶＤ）により成長させ、フォト
レジスト工程によりコンタクトホールを形成し、約３．
５μｍのアルミニウムが蒸着あるいはスパッタ法により
形成され、フォトレジスト工程によりアルミニウムをパ
ターニングし、ソース電極１５、外周部ソース電極１７
及びゲートフィンガー１６が形成される。
【００２３】Ｐ型拡散層９′はＮ− 型ドレイン領域７
とは接合分離され、ゲート電極１１及びソース電極１７
と電気的に接続されていないめ浮遊電位となっている。
とは接合分離され、ゲート電極１１及びソース電極１７
と電気的に接続されていないめ浮遊電位となっている。
【００２４】
【発明の効果】本発明はゲートパット及びゲートフィン
ガーの下の拡散層がドレイン領域に対して順方向バイア
スされている時には浮遊電位となっているためダイオー
ドとして動作しない。このためＮ− ドレインに対しソ
ースが正の電位をもつようなダイオードの順方向動作の
場合でも少数キャリアは注入されず、従って逆回復時に
於ても近傍のセル領域に少数キャリヤが流れ込むことが
ないためセル領域に寄生する寄生バイポーラトランジス
タの動作が抑えられ破壊耐量は大幅に向上する、という
効果を有する。チップサイズ約２．８ｍｍ□の６００Ｖ
耐圧の縦型電界効果トランジスタの例では従来の構造の
破壊耐量が２Ｖ／ｎＳ（順方向電流を４Ａ流した後の逆
回復時のドレイン・ソース間の電圧傾き）であったもの
が本構造では４Ｖ／ｎＳと２倍以上向上した。
ガーの下の拡散層がドレイン領域に対して順方向バイア
スされている時には浮遊電位となっているためダイオー
ドとして動作しない。このためＮ− ドレインに対しソ
ースが正の電位をもつようなダイオードの順方向動作の
場合でも少数キャリアは注入されず、従って逆回復時に
於ても近傍のセル領域に少数キャリヤが流れ込むことが
ないためセル領域に寄生する寄生バイポーラトランジス
タの動作が抑えられ破壊耐量は大幅に向上する、という
効果を有する。チップサイズ約２．８ｍｍ□の６００Ｖ
耐圧の縦型電界効果トランジスタの例では従来の構造の
破壊耐量が２Ｖ／ｎＳ（順方向電流を４Ａ流した後の逆
回復時のドレイン・ソース間の電圧傾き）であったもの
が本構造では４Ｖ／ｎＳと２倍以上向上した。
【００２５】また寄生容量が低減されることにより、入
力容量，帰還容量，出力容量とも約３０％低減され、こ
れによりスイッチングスピードも約３０％高速化した。
力容量，帰還容量，出力容量とも約３０％低減され、こ
れによりスイッチングスピードも約３０％高速化した。
【図１】図１Ａは本発明の一実施例を示す平面図であり
、図１ＢはＸ−Ｘに沿った断面図である。
、図１ＢはＸ−Ｘに沿った断面図である。
【図２】図２Ａは従来の縦型電界効果トランジスタの平
面図であり、図２Ｂは図２ＡのＹ−Ｙに沿った断面図で
ある。
面図であり、図２Ｂは図２ＡのＹ−Ｙに沿った断面図で
ある。
【図３】フルブリッジ回路によるＤＣサーボモータの駆
動回路図である。
動回路図である。
１，１０１ ゲートパッド
２，１０２ ゲートフィンガー
３，１０３，２０３，３０３ ソースパッド４
セル領域 ５，１０５ 外周部 ６ Ｎ＋ 型ドレイン領域 ７ Ｎ− 型ドレイン領域 ８ 熱酸化膜 ９，９′ Ｐ型拡散層 １０ ゲート酸化膜 １１ ゲート電極（ポリシリコン）１２
Ｐ型ベース領域 １３ Ｎ＋ 型ソース領域 １４ 層間絶縁膜 １５ ソース電極（アルミニウム）１６
ゲートフィンガー，ゲートパッド（アルミニウム） １７ 外周部ソース電極（アルミニウム）１８
ドレイン電極 Ｑ１ ，Ｑ２ ，Ｑ３ ，Ｑ４ トランジスタ
Ｍ モーター Ｉ１ ，Ｉ２ ，Ｉ３ 電流 Ｓ ソース Ｄ ドレイン Ｇ ゲート
セル領域 ５，１０５ 外周部 ６ Ｎ＋ 型ドレイン領域 ７ Ｎ− 型ドレイン領域 ８ 熱酸化膜 ９，９′ Ｐ型拡散層 １０ ゲート酸化膜 １１ ゲート電極（ポリシリコン）１２
Ｐ型ベース領域 １３ Ｎ＋ 型ソース領域 １４ 層間絶縁膜 １５ ソース電極（アルミニウム）１６
ゲートフィンガー，ゲートパッド（アルミニウム） １７ 外周部ソース電極（アルミニウム）１８
ドレイン電極 Ｑ１ ，Ｑ２ ，Ｑ３ ，Ｑ４ トランジスタ
Ｍ モーター Ｉ１ ，Ｉ２ ，Ｉ３ 電流 Ｓ ソース Ｄ ドレイン Ｇ ゲート
Claims (4)
- 【請求項１】 一導電型の半導体基板上に形成された
他の導電型のゲート領域と、該ゲート領域に隣接する前
記一導電型のソース領域と、前記ゲート領域上に形成さ
れたゲート電極と、該ゲート電極と電気的に接続された
任意のゲートフィンガー、前記ゲートフィンガーに電気
的に接続されたゲート電極取り出し用ゲートパッドと、
前記ソース領域に電気的に接続されたソース電極取り出
し用ソースパッドと、前記半導体基板上に形成され前記
半導体基板とともに保護ダイオードを形成する他の導電
型の第１の半導体領域と、少くとも前記ゲートフィンガ
ー直下に形成された前記他の導電型の第２の半導体領域
とを有し、前記第２の半導体領域と前記第１の半導体領
域とは離間していることを特徴とする半導体装置。 - 【請求項２】 前記第１の半導体領域と前記第２の半
導体領域との間隔が、前記第１の半導体領域と前記第２
の半導体領域にそれぞれ生成する空乏層が接する距離よ
りも短かいことを特徴とする請求項１記載の半導体装置
。 - 【請求項３】 前記第１の半導体領域と前記第２の半
導体領域との間隔が１μｍ以上６０μｍ以下であること
を特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記半導体基板底面にドレイン電極を
有し、縦型電界効果トランジスタを構成することを特徴
とする請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130123A JP2973583B2 (ja) | 1991-06-03 | 1991-06-03 | 半導体装置 |
| US07/762,208 US5313088A (en) | 1990-09-19 | 1991-09-19 | Vertical field effect transistor with diffused protection diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130123A JP2973583B2 (ja) | 1991-06-03 | 1991-06-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04356968A true JPH04356968A (ja) | 1992-12-10 |
| JP2973583B2 JP2973583B2 (ja) | 1999-11-08 |
Family
ID=15026499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130123A Expired - Fee Related JP2973583B2 (ja) | 1990-09-19 | 1991-06-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973583B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019176077A (ja) * | 2018-03-29 | 2019-10-10 | ローム株式会社 | 半導体装置 |
-
1991
- 1991-06-03 JP JP3130123A patent/JP2973583B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019176077A (ja) * | 2018-03-29 | 2019-10-10 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2973583B2 (ja) | 1999-11-08 |
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