JPH04147675A - マスタースライス式半導体集積回路装置 - Google Patents
マスタースライス式半導体集積回路装置Info
- Publication number
- JPH04147675A JPH04147675A JP27276290A JP27276290A JPH04147675A JP H04147675 A JPH04147675 A JP H04147675A JP 27276290 A JP27276290 A JP 27276290A JP 27276290 A JP27276290 A JP 27276290A JP H04147675 A JPH04147675 A JP H04147675A
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- JP
- Japan
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- cell
- external cell
- type semiconductor
- circuit
- semiconductor integrated
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000000694 effects Effects 0.000 description 3
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス式半導体集積回路装置に関し
、特にその外部セル構造に関する。
、特にその外部セル構造に関する。
第４図は従来の外部セルの部分平面図を示す。
ここで、１ａが外部セル、３が端子（ポンディングパッ
ド）を示す。この外部セル１ａの構成は、１つのセルで
構成されていた。
ド）を示す。この外部セル１ａの構成は、１つのセルで
構成されていた。
この外部セル１ａを用いた回路構成は、第５図のように
示される。ここでは、図のように、２セル構成で１端子
（ポンディングパッド３ａ。
示される。ここでは、図のように、２セル構成で１端子
（ポンディングパッド３ａ。
３ｄ）を使用する回路５と、１セル構成で２端子（ポン
ディングパッド３ｂ、３ｃ）を使用する回路６とを配置
している。
ディングパッド３ｂ、３ｃ）を使用する回路６とを配置
している。
上述した従来のマスタースライス方式半導体累積回路装
置は、第５図のように、２セル構成で１端子３ａ、３ｄ
を使用する回路５と、１セル楕成で２端子３ｂ、３ｃを
使用する回路６とを配置した場合、端子３ｅ、３ｆおよ
びこれらに対応する外部セル１ａの１／２の面積と、端
子３Ｃに対応する外部セル１ａのそれぞれハツチングし
た部分が使用できないという欠点があった。
置は、第５図のように、２セル構成で１端子３ａ、３ｄ
を使用する回路５と、１セル楕成で２端子３ｂ、３ｃを
使用する回路６とを配置した場合、端子３ｅ、３ｆおよ
びこれらに対応する外部セル１ａの１／２の面積と、端
子３Ｃに対応する外部セル１ａのそれぞれハツチングし
た部分が使用できないという欠点があった。
本発明の目的は、このような欠点を除き、セル領域およ
び端子を有効利用できるようにしたマスタースライス式
半導体集積回路装置を提供することにある。
び端子を有効利用できるようにしたマスタースライス式
半導体集積回路装置を提供することにある。
本発明のマスタースライス式半導体集積回路装置の構成
は、１つの外部セルを複数の同一構造のセルで構成する
ことにより、これらセルをそれぞれ組合せて回路配置を
行うようにしたことを特徴とする。
は、１つの外部セルを複数の同一構造のセルで構成する
ことにより、これらセルをそれぞれ組合せて回路配置を
行うようにしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例における外部セル構造の概略
平面図である０図において、１つの外部セル１は４つの
同一構造のセル２で構成されている。
平面図である０図において、１つの外部セル１は４つの
同一構造のセル２で構成されている。
第２図（ａ）、（ｂ）は第１図の構成の外部セル１の上
に回路を構成した場合の概略平面図である。
に回路を構成した場合の概略平面図である。
第２図（ａ）において、第１図で示した外部セル１を用
いて回路構成した場合、２セル構成で１端子３ａ、３ｄ
を使用する回路５と、１セル構成で２端子３ｂ、３ｃを
使用する回路６とを、図のように配置することができ、
使用されない領域及び端子（ポンディングパッド）がな
く、セル領域及び端子が有効に使用できる。
いて回路構成した場合、２セル構成で１端子３ａ、３ｄ
を使用する回路５と、１セル構成で２端子３ｂ、３ｃを
使用する回路６とを、図のように配置することができ、
使用されない領域及び端子（ポンディングパッド）がな
く、セル領域及び端子が有効に使用できる。
式な、第２図（ｂ）に示すように、第２図（ａ＞と同じ
回路を配置する場合も本来の形に制限されることなく配
置することもできるにのように外部セル１を４つの同一
構造のセル２で構成することにより可能にしている。
回路を配置する場合も本来の形に制限されることなく配
置することもできるにのように外部セル１を４つの同一
構造のセル２で構成することにより可能にしている。
第３図は本発明の第２の実施例における外部セル構成の
一概略平面図である。この図において、１つの外部セル
１は複数の同一構造のセル４で構成されている。
一概略平面図である。この図において、１つの外部セル
１は複数の同一構造のセル４で構成されている。
このように、外部セル１を４つ以上の同一構造のセルで
構成しても前述のような効果が得られることは明らかで
ある。
構成しても前述のような効果が得られることは明らかで
ある。
以上説明したように本発明は、１つの外部セルを複数の
同一構造のセルによって構成することにより、セル領域
及び端子（ポンディングパッド）を有効に使用でき外部
セル配！及び端子配置の自由度を向上できる効果がある
。
同一構造のセルによって構成することにより、セル領域
及び端子（ポンディングパッド）を有効に使用でき外部
セル配！及び端子配置の自由度を向上できる効果がある
。
第１図は本発明の一実施例における外部セルの概略平面
図、第２図（ａ）、（ｂ）は第１図の外部セル上に回路
を設けた二側の平面図、第３図は本発明の第２の実施例
における外部セルの概略平面図、第４図は従来の外部セ
ルの一例の概略平面図、第５図は従来の外部セル上に回
路を構成した場合の概略平面図である。 １ａ・・・外部セル、１ｂ・・・従来の外部セル、２・
・・外部セルの１／４のセル、３．３ａ〜３ｆ・・・端
子（ポンディングパッド）、４・・・セル、５・・・２
セル構成で１端子を使用する回路、６・・・１セル構成
で２端子を使用する回路、１０・・・配線。
図、第２図（ａ）、（ｂ）は第１図の外部セル上に回路
を設けた二側の平面図、第３図は本発明の第２の実施例
における外部セルの概略平面図、第４図は従来の外部セ
ルの一例の概略平面図、第５図は従来の外部セル上に回
路を構成した場合の概略平面図である。 １ａ・・・外部セル、１ｂ・・・従来の外部セル、２・
・・外部セルの１／４のセル、３．３ａ〜３ｆ・・・端
子（ポンディングパッド）、４・・・セル、５・・・２
セル構成で１端子を使用する回路、６・・・１セル構成
で２端子を使用する回路、１０・・・配線。
Claims (1)
- １つの外部セルを複数の同一構造のセルで構成するこ
とにより、これらセルをそれぞれ組合せて回路配置を行
うようにしたことを特徴とするマスタースライス式半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27276290A JPH04147675A (ja) | 1990-10-11 | 1990-10-11 | マスタースライス式半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27276290A JPH04147675A (ja) | 1990-10-11 | 1990-10-11 | マスタースライス式半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04147675A true JPH04147675A (ja) | 1992-05-21 |
Family
ID=17518393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27276290A Pending JPH04147675A (ja) | 1990-10-11 | 1990-10-11 | マスタースライス式半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04147675A (ja) |
-
1990
- 1990-10-11 JP JP27276290A patent/JPH04147675A/ja active Pending
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