JPH0437048A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ１従来技術［第４図］ Ｂ１発明が解決しようとする問題点 Ｅ、問題点を解決するための手段 Ｆ１作用 Ｇ、実施例［第１図乃至第３図］ Ｈ０発明の効果 （Ａ、産業上の利用分野） 本発明は半導体集積回路、特に素子分離領域、チャンネ
ルストッパが拡がってトランジスタのチャンネル幅が狭
（なる虞れのない半導体集積回路に関する。

（Ｂ、発明の概要） 本発明は、半導体集積回路において、 素子分離領域、チャンネルストッパが拡がってトランジ
スタのチャンネル幅が狭くなることを防止するため、 各トランジスタ素子をトレンチによりアイランド状に独
立させ、トレンチ底部にチャンネルストッパを形成した
ものである。

（Ｃ，従来技術）［第４図］ 半導体集積回路の素子分離には第４図に示すように選択
酸化膜により分離するＬＯＣＯ５法が用いられていた。

同図において、ａはｐ型半導体基板、ｂはｐ３型のチャ
ンネルストッパ、Ｃは半導体基板ａの表面部を選択酸化
することにより形成された選択酸化膜、ｄはゲート絶縁
膜、ｅは多結晶シリコンからなるゲート電極である。

（Ｄ、発明が解決しようとする問題点）ところで、第４
図に示すような選択酸化膜Ｃにより素子分離した従来の
半導体集積回路には、選択酸化膜のバーズビーク及びチ
ャンネルストッパｂの延び、拡がりによってＭＯＳトラ
ンジスタの実効的チャンネル幅が狭くなり、電流能力が
低下するという問題があった。

また、選択酸化膜Ｃのバーズビークの延びによって素子
分離領域の面積が広（なり、高集積化の妨げにもなると
いう問題もあった。

本発明はこのような問題点を解決すべく為されたもので
あり、素子分離領域、チャンネルストッパが拡がってト
ランジスタのチャンネル幅が狭くなることを防止するこ
とを目的とする。

（Ｅ、問題点を解決するための手段） 本発明半導体集積回路は上記問題点を解決するため、各
トランジスタ素子をトレンチによりアイランド状に独立
させ、トレンチ底部にチャンネルストッパを形成したこ
とを特徴とする。

（Ｆ、作用） 本発明半導体集積回路によれば、トレンチにより素子間
を分離するので選択酸化膜により素子間分離する場合に
おけるようにバースビークの延びによってチャンネル幅
が狭くなるという虞れがない。また、チャンネルストッ
パはトレンチ底部にあたるので拡がってもトレンチ上部
と同じ高さにあるトランジスタのチャンネル幅には同等
影響を及ぼさない。

従って、チャンネル幅が狭くなって電流能力が低下する
虞れはない。

そして、従来における場合におけるようにバーズビーク
が延びるというような虞れがないので、素子分離領域の
占有面積が広くなり半導体集積回路の集積度を高（する
ことが難しくなるという虞れがない。従って、高集積化
し易くなる。

（Ｇ、実施例）［第１図乃至第３図］ 以下、本発明半導体集積回路を図示実施例に従って詳細
に説明する。

第１図及び第２図は本発明半導体集積回路の一つの実施
例を示すもので、第１図は断面図、第２図はトランジス
タの要部を示す拡大斜視図である。図面において、１は
ｐ型半導体基板、２は半導体基板１の表面部を異方性エ
ツチングすることにより形成されたトレンチで、該トレ
ンチ２によって各トランジスタ素子形成領域３がアイラ
ンド状に分離されている。４はトレンチ２の底部に形成
されたｐ゛型のチャンネルストッパ、５は一つのチャン
ネルストッパ４の表面部に選択的に形成された基板電極
取り出し用ｐ”型半導体領域、６はゲート絶縁膜、６ａ
はゲート絶縁膜６と同時トレンチ２底面上に形成された
ところの絶縁膜である。該絶縁膜６ａはゲート絶縁膜６
よりも膜厚が相当に厚いが、この点については後で説明
する。

７は例えばタングステンポリサイドからなるゲート電極
、８はＭＯＳトランジスタのソース、９はドレイン、１
０は層間絶縁膜、１１はコンタクト電極である このような構造の半導体集積回路によれば、トレンチ２
によりＭＯＳ）ランジスタ間を分離するので、選択酸化
法により形成した選択酸化膜により素子間分離をした従
来の場合のようにバーズビークによって素子分離領域が
広（なるという虞れがない。従って、素子分離領域が広
（なって半導体集積回路の集積度が低（なるという虞れ
がない。

そして、チャンネルストッパ４が横方向に延びてもチャ
ンネルストッパ４とトランジスタの形成位置との高さが
異なるのでそのことによってチャンネル幅が狭くなる虞
れがない。

しかも、ゲート電極７がアイランド状に分離された四角
柱状の素子分離領域３の側面に沿った垂直部分を有して
おり、そのため、実効的なチャンネル幅Ｗｅｆｆが広く
なる。即ち、第２図から明らかなように素子分離領域３
のチャンネルと直交する方向の幅Ｗ１と、ソース８、ド
レイン９の深さＷ２の２倍との和Ｗ１＋２Ｗ２が実効的
チャンネル幅Ｗｅｆｆとなり、実効的チャンネル幅Ｗｅ
ｆｆは普通の半導体集積回路の場合よりも２Ｗ２分広（
なる。このように実効的チャンネル幅Ｗｅｆｆが広くな
ると必然的に電流能力が高（なる。

第３図（Ａ、）乃至（Ｃ）は第１図及び第２図に示した
半導体集積回路の製造方法を工程順に示す断面図である
。

（Ａ）半導体基板１の表面部をレジスト膜１２をマスク
として選択的にエツチングすることによりトレンチ２を
形成し、その後、例えばホウ素Ｂをトレンチ２底面部に
イオン打込みすることによりチャンネルストッパ４を形
成する。第３図（Ａ）はチャンネルストッパ４形成後の
状態を示す。

（Ｂ）次に、加熱酸化によりゲート絶縁膜６．６ａを形
成し、その後、タングステンポリサイドからなるゲート
電極７を形成する。第３図（Ｂ）はゲート電極７形成後
の状態を示す。

尚、ゲート絶縁膜６はトレンチ２底面上の部分６ａが他
の部分よりも膜厚が厚くなる。というのは、ｐ型不純物
が高濃度に添加された領域上における熱駿化膜の成長速
度が不純物が無添加あるいは低濃度の半導体領域上にお
けるそれよりも速くなるからである。

（Ｃ）その後、同図（Ｃ）に示すようにｎ型不純物、例
えば砒素Ａｓをイオン打込みすることによりソース８及
びドレイン９を形成する。この場合、砒素Ａｓはトレン
チ２形成領域にも打込まれるが、トレンチ２底面上に厚
い絶縁膜６ａが存在しているので、イオン打込みエネル
ギーが強過ぎない限り該絶縁膜６ａがチャンネルストッ
パ４に砒素Ａｓが添加されるのを阻むマスク苔して有効
に機能する。従って、ソース８、ドレイン９形成のため
のイオン打込みによってチャンネルストッパ４の不純物
濃度が大きく低下する虞れは全（ない。従って、ソース
８、ドレイン９の形成時にトレンチ２底面を特別にレジ
スト膜等を形成してマスクすることは全く必要としない
。

尚、その後、例えばｐ”型拡散層５を形成し、Ｎ２雰囲
気における加熱処理によってアニールし、眉間絶縁膜１
０を形成し、コンタクトホールを形成し、電極１１を形
成する。すると、第１図、第２図に示す半導体集積回路
ができる。

（Ｈ，発明の効果） 以上に述べたように、本発明半導体集積回路は、半導体
基板の表面部に各トランジスタ素子をアイランド状に独
立させるトレンチが形成され、該トレンチの底部にチャ
ンネルストッパが形成され、該トレンチの底面上にトラ
ンジスタのゲート絶縁膜よりも厚い絶縁膜が形成された
ことを特徴とするものである。

従って、本発明半導体集積回路によれば、！・レンチに
より素子間を分離するので選択酸化膜により素子間分離
をする場合におけるようにバーズビークの延びによって
チャンネル幅が狭くな７．という虞れがない。また、チ
ャンネルストッパはトレンチ底部にあるので拡がっても
トレンチ上部と同じ高さにあるトランジスタのチャンネ
ル幅には同等影響を及ぼさない。

従って、チャンネル幅が短くなって電流能力が低下する
虞れはない。

そして、従来における場合におけるようにバーズビーク
が延びるというような虞れがないので、素子分離領域の
占有面積が広（なり半導体集積回路の集積度を高くする
ことが難しくなるという虞れがない。

【図面の簡単な説明】

第１図乃至第３図は本発明半導体集積回路のつの実施例
を説明するためのもので、第１図は断面図、第２図はト
ランジスタ素子を示す斜視図、第３図（Ａ、）乃至（Ｃ
）は製造方法を工程順に示す断面図、第４図は従来例を
示す断面図である。 符号の説明 １　・　・　・ ２・・・ ４・・・ ６・・・ ７　・　・　・ ９・・・ 半導体基板、 トレンチ、３・・・素子形成領域、 チャンネルストッパ、 ゲート絶縁膜、６ａ・・・絶縁膜、 ゲート電極、８・　　・ソース。 ドレイン。 ３図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の表面部に各トランジスタ素子をアイ
   ランド状に独立させるトレンチが形成され、 上記トレンチ底部にチャンネルストッパが形成され、 上記トレンチ底面上にトランジスタ素子のゲート絶縁膜
   よりも厚い絶縁膜が形成されたことを特徴とする半導体
   集積回路