JPH04371018A - パルス遅延回路 - Google Patents
パルス遅延回路Info
- Publication number
- JPH04371018A JPH04371018A JP3148408A JP14840891A JPH04371018A JP H04371018 A JPH04371018 A JP H04371018A JP 3148408 A JP3148408 A JP 3148408A JP 14840891 A JP14840891 A JP 14840891A JP H04371018 A JPH04371018 A JP H04371018A
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- Japan
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- input
- delay
- pulse
- gates
- inputs
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパルスの遅延回路に係り
、特に、高い分解能でパルスを遅延させるのに好適なパ
ルス遅延回路に関する。
、特に、高い分解能でパルスを遅延させるのに好適なパ
ルス遅延回路に関する。
【０００２】
【従来の技術】従来のパルス遅延回路について、図１を
用いて説明する。本従来例は、二入力一出力のセレクタ
１０１〜１０４、および一，二，四，八段にそれぞれ縦
続接続された論理ゲート１１１〜１１４により構成され
る。セレクタ１０１〜１０４はいずれも、そのセレクト
信号入力１０７〜１１０に、ローレベル論理信号（以下
、Ｌと称する）が入力された時にＡ入力側が選択され、
Ｑ出力側にＡ入力の論理値が出力される。反対に、セレ
クト信号入力１０７〜１１０にハイレベル論理信号（以
下、Ｈと称する）が入力された場合には、Ｂ入力側が選
択され、Ｑ出力側にＢ入力の論理値が出力されるもので
ある。
用いて説明する。本従来例は、二入力一出力のセレクタ
１０１〜１０４、および一，二，四，八段にそれぞれ縦
続接続された論理ゲート１１１〜１１４により構成され
る。セレクタ１０１〜１０４はいずれも、そのセレクト
信号入力１０７〜１１０に、ローレベル論理信号（以下
、Ｌと称する）が入力された時にＡ入力側が選択され、
Ｑ出力側にＡ入力の論理値が出力される。反対に、セレ
クト信号入力１０７〜１１０にハイレベル論理信号（以
下、Ｈと称する）が入力された場合には、Ｂ入力側が選
択され、Ｑ出力側にＢ入力の論理値が出力されるもので
ある。
【０００３】被遅延パルスは入力端子１０５より入力さ
れ、被遅延パルスの入力に先立って、セレクタ１０１〜
１０４のセレクト信号入力１０７〜１１０に、所望の遅
延量に対応した設定値が入力される。ここで、入力され
る四ビットの設定値を便宜的に（Ｘ１，Ｘ２，Ｘ３，Ｘ
４）と表す。ただし、Ｘ１〜Ｘ４は、ＬまたはＨであり
、それぞれ、Ｘ１がセレクト信号入力１０７の、Ｘ２が
セレクト信号入力１０８の、Ｘ３がセレクト信号入力１
０９の、Ｘ４がセレクト信号入力１１０の設定値を示す
ものとする。例えば、本例で最も遅延量が小さくなる設
定値は、（Ｌ，Ｌ，Ｌ，Ｌ）であり、全てのセレクト信
号入力にローレベル論理信号が入力される場合である。 この場合、被遅延パルスの通過経路は、入力端子１０５
よりセレクタ１０１〜１０４のＡ入力からＱ出力を経て
、出力端子１０６に至る経路であり、論理ゲート１１１
〜１１４を全く通過しない経路である。この最小遅延量
の次に小さな遅延量が得られる設定値は（Ｈ，Ｌ，Ｌ，
Ｌ）であり、被遅延パルスが出力端子１０６に到達する
までに通過する論理ゲートは１１１だけである。従って
、得られる遅延量は最小遅延量と比べて論理ゲート一段
分の伝搬遅延時間だけ大きいことになる。以下同様に、
図２に示すように、設定値を変えることにより、被遅延
パルスの通過経路、即ち、論理ゲート通過段数を切り換
えることができ、順次、大きな遅延量を得ることが可能
であるが、いずれも得られる遅延分解能は論理ゲート一
段分の伝搬遅延時間に相当する。
れ、被遅延パルスの入力に先立って、セレクタ１０１〜
１０４のセレクト信号入力１０７〜１１０に、所望の遅
延量に対応した設定値が入力される。ここで、入力され
る四ビットの設定値を便宜的に（Ｘ１，Ｘ２，Ｘ３，Ｘ
４）と表す。ただし、Ｘ１〜Ｘ４は、ＬまたはＨであり
、それぞれ、Ｘ１がセレクト信号入力１０７の、Ｘ２が
セレクト信号入力１０８の、Ｘ３がセレクト信号入力１
０９の、Ｘ４がセレクト信号入力１１０の設定値を示す
ものとする。例えば、本例で最も遅延量が小さくなる設
定値は、（Ｌ，Ｌ，Ｌ，Ｌ）であり、全てのセレクト信
号入力にローレベル論理信号が入力される場合である。 この場合、被遅延パルスの通過経路は、入力端子１０５
よりセレクタ１０１〜１０４のＡ入力からＱ出力を経て
、出力端子１０６に至る経路であり、論理ゲート１１１
〜１１４を全く通過しない経路である。この最小遅延量
の次に小さな遅延量が得られる設定値は（Ｈ，Ｌ，Ｌ，
Ｌ）であり、被遅延パルスが出力端子１０６に到達する
までに通過する論理ゲートは１１１だけである。従って
、得られる遅延量は最小遅延量と比べて論理ゲート一段
分の伝搬遅延時間だけ大きいことになる。以下同様に、
図２に示すように、設定値を変えることにより、被遅延
パルスの通過経路、即ち、論理ゲート通過段数を切り換
えることができ、順次、大きな遅延量を得ることが可能
であるが、いずれも得られる遅延分解能は論理ゲート一
段分の伝搬遅延時間に相当する。
【０００４】尚、この種の装置として関連するものには
例えば、アイ・イー・イー、プロシーディングス オ
ブ アイ・ティ・シー、１９８９第５５８頁から第５
６６頁（ＩＥＥ、ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ
ＩＴＣ １９８９）に述べられている。
例えば、アイ・イー・イー、プロシーディングス オ
ブ アイ・ティ・シー、１９８９第５５８頁から第５
６６頁（ＩＥＥ、ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ
ＩＴＣ １９８９）に述べられている。
【０００５】
【発明が解決しようとする課題】上記従来技術では、得
られる遅延分解能をセレクタ間に設けられた論理ゲート
一段分の伝搬遅延時間以下とすることができず、高い分
解能のパルス遅延を行なうことができないという問題が
あった。
られる遅延分解能をセレクタ間に設けられた論理ゲート
一段分の伝搬遅延時間以下とすることができず、高い分
解能のパルス遅延を行なうことができないという問題が
あった。
【０００６】本発明の目的は、論理ゲート一段分の伝搬
遅延時間よりも小さな遅延動作を行なって、高い遅延分
解能が得られるパルス遅延回路を提供することにある。
遅延時間よりも小さな遅延動作を行なって、高い遅延分
解能が得られるパルス遅延回路を提供することにある。
【０００７】
【課題を解決するための手段】上記課題は、同時に入力
する信号の数を違えることにより、異なった伝搬遅延時
間をもつ論理ゲートを、信号切り換え回路を介して縦続
に接続し、被遅延パルスの通過経路を切り換え制御する
ことにより達成される。
する信号の数を違えることにより、異なった伝搬遅延時
間をもつ論理ゲートを、信号切り換え回路を介して縦続
に接続し、被遅延パルスの通過経路を切り換え制御する
ことにより達成される。
【０００８】
【作用】同時に入力する信号の数を違えた論理ゲートは
異なった伝搬遅延時間を持ち、信号切り換え回路は被遅
延パルスが通過する論理ゲートを決定する。これにより
、被遅延パルスの遅延量を制御するようにした。
異なった伝搬遅延時間を持ち、信号切り換え回路は被遅
延パルスが通過する論理ゲートを決定する。これにより
、被遅延パルスの遅延量を制御するようにした。
【０００９】
【実施例】以下、本発明の一実施例を図３〜図６を用い
て説明する。本発明によるパルス遅延回路は、図３に示
すように二入力一出力セレクタ３０７〜３１２、および
三入力オアゲート３０１〜３０６により構成され、この
うちセレクタ３０７〜３１２の入出力信号に関する選択
機能は従来例（図１の１０１〜１０４）と同一のもので
ある。また、三入力オアゲート３０１，３０４は三つの
入力のうち一つだけに（図中Ａ）信号が入力され（以下
、このゲートを一共通入力ゲートと呼ぶ）、三入力オア
ゲート３０２，３０５は二つの入力（図中Ａ，Ｂ）に、
３０３，３０６は三つの入力（図中Ａ，Ｂ，Ｃ）に、そ
れぞれ共通に信号が入力されるものである（前者を二共
通入力ゲート、後者を三共通入力ゲートと称する）。以
下、このように信号が共通に入力される数が異なってい
る場合の伝搬遅延時間の違いについて、図４を用いて述
べる。図４は、一般的な三入力オアゲートの構成図を示
したものである。即ち、図４において、一共通入力ゲー
トを構成する場合にはＡ入力だけに、二共通入力ゲート
の場合にはＡ，Ｂ入力に、三共通入力ゲートの場合には
Ａ，Ｂ，Ｃ入力に、それぞれ共通に信号が入力される。 一共通入力ゲートに被遅延パルスの立ち上がりエッジが
入力されると、トランジスタ４０４だけがオン状態とな
り、この時、Ｋ点ではオン抵抗に応じた電流が流れ、出
力Ｏの電圧がハイレベルとなる。同様に二共通入力ゲー
ト、三共通入力ゲートに被遅延パルスの立ち上がりエッ
ジが入力された場合には、それぞれトランジスタ４０４
，４０５、トランジスタ４０４，４０５，４０６が同時
にオン状態となる。この時、Ｋ点を流れる電流は、その
大きさを決めるトランジスタのオン抵抗が、それぞれ１
／２，１／３となるため、一共通入力ゲートの場合と比
べて二倍，三倍となる。即ち、一〜三共通入力ゲートに
おけるＫ点での電流の比は、１：２：３となる。Ｋ点で
の電流が大きくなれば、Ｋ点以降の容量を放電する時間
即ちＫ点での電圧がハイレベルからローレベルへ遷移す
る時間が短くなる。従って、各入力から出力Ｏまでの入
力パルスの立ち上がりエッジの伝搬遅延時間は、共通入
力の数が増加に応じて小さくなり、その減少分は論理ゲ
ートの伝搬遅延時間よりも小さくすることが可能である
。
て説明する。本発明によるパルス遅延回路は、図３に示
すように二入力一出力セレクタ３０７〜３１２、および
三入力オアゲート３０１〜３０６により構成され、この
うちセレクタ３０７〜３１２の入出力信号に関する選択
機能は従来例（図１の１０１〜１０４）と同一のもので
ある。また、三入力オアゲート３０１，３０４は三つの
入力のうち一つだけに（図中Ａ）信号が入力され（以下
、このゲートを一共通入力ゲートと呼ぶ）、三入力オア
ゲート３０２，３０５は二つの入力（図中Ａ，Ｂ）に、
３０３，３０６は三つの入力（図中Ａ，Ｂ，Ｃ）に、そ
れぞれ共通に信号が入力されるものである（前者を二共
通入力ゲート、後者を三共通入力ゲートと称する）。以
下、このように信号が共通に入力される数が異なってい
る場合の伝搬遅延時間の違いについて、図４を用いて述
べる。図４は、一般的な三入力オアゲートの構成図を示
したものである。即ち、図４において、一共通入力ゲー
トを構成する場合にはＡ入力だけに、二共通入力ゲート
の場合にはＡ，Ｂ入力に、三共通入力ゲートの場合には
Ａ，Ｂ，Ｃ入力に、それぞれ共通に信号が入力される。 一共通入力ゲートに被遅延パルスの立ち上がりエッジが
入力されると、トランジスタ４０４だけがオン状態とな
り、この時、Ｋ点ではオン抵抗に応じた電流が流れ、出
力Ｏの電圧がハイレベルとなる。同様に二共通入力ゲー
ト、三共通入力ゲートに被遅延パルスの立ち上がりエッ
ジが入力された場合には、それぞれトランジスタ４０４
，４０５、トランジスタ４０４，４０５，４０６が同時
にオン状態となる。この時、Ｋ点を流れる電流は、その
大きさを決めるトランジスタのオン抵抗が、それぞれ１
／２，１／３となるため、一共通入力ゲートの場合と比
べて二倍，三倍となる。即ち、一〜三共通入力ゲートに
おけるＫ点での電流の比は、１：２：３となる。Ｋ点で
の電流が大きくなれば、Ｋ点以降の容量を放電する時間
即ちＫ点での電圧がハイレベルからローレベルへ遷移す
る時間が短くなる。従って、各入力から出力Ｏまでの入
力パルスの立ち上がりエッジの伝搬遅延時間は、共通入
力の数が増加に応じて小さくなり、その減少分は論理ゲ
ートの伝搬遅延時間よりも小さくすることが可能である
。
【００１０】この様な共通入力数の異なる論理ゲートを
、図３に示すように接続したパルス遅延回路の動作につ
いて以下に記述する。従来例と同様に被遅延パルスが入
力３１３より入力され、これに先立ってセレクト信号入
力３１５〜３２０に設定値が与えられる。図５に各設定
値と被遅延パルスが通過するゲートの種類、およびその
時に得られる遅延量を示す。設定値の表記方法は図２と
同様であり、左から順にセレクト信号３１５から３２０
までの値を示している。遅延量に関しては、一共通入力
時の伝搬遅延時間をＳ、入力数が一つ増える毎にａだけ
伝搬遅延時間が小さくなるとした場合の値である。従っ
て一共通入力ゲート３０１，３０４、二共通入力ゲート
３０２，３０５、三共通入力ゲート３０３，３０６の伝
搬遅延時間は、それぞれＳ，Ｓ−ａ，Ｓ−２ａである。 図５から明らかな様に、各設定値に対する遅延量と次の
設定値に対する遅延量の差は常にａであり、従って、得
られる遅延分解能は論理ゲートの伝搬遅延時間よりも小
さなものである。尚、本実施例では三入力オアゲートを
六段接続して説明したが、論理ゲートの種類、接続段数
によって本発明の本質が制限されるものではない。
、図３に示すように接続したパルス遅延回路の動作につ
いて以下に記述する。従来例と同様に被遅延パルスが入
力３１３より入力され、これに先立ってセレクト信号入
力３１５〜３２０に設定値が与えられる。図５に各設定
値と被遅延パルスが通過するゲートの種類、およびその
時に得られる遅延量を示す。設定値の表記方法は図２と
同様であり、左から順にセレクト信号３１５から３２０
までの値を示している。遅延量に関しては、一共通入力
時の伝搬遅延時間をＳ、入力数が一つ増える毎にａだけ
伝搬遅延時間が小さくなるとした場合の値である。従っ
て一共通入力ゲート３０１，３０４、二共通入力ゲート
３０２，３０５、三共通入力ゲート３０３，３０６の伝
搬遅延時間は、それぞれＳ，Ｓ−ａ，Ｓ−２ａである。 図５から明らかな様に、各設定値に対する遅延量と次の
設定値に対する遅延量の差は常にａであり、従って、得
られる遅延分解能は論理ゲートの伝搬遅延時間よりも小
さなものである。尚、本実施例では三入力オアゲートを
六段接続して説明したが、論理ゲートの種類、接続段数
によって本発明の本質が制限されるものではない。
【００１１】
【発明の効果】本発明によれば、論理ゲートに同時に入
力する信号の数を違えることにより、その論理ゲートの
伝搬遅延時間を変化させることができ、これを切り換え
て用いることにより、高い分解能でパルス遅延を行なう
ことができる。
力する信号の数を違えることにより、その論理ゲートの
伝搬遅延時間を変化させることができ、これを切り換え
て用いることにより、高い分解能でパルス遅延を行なう
ことができる。
【図１】従来のパルス遅延回路図、
【図２】従来例の動作の説明図、
【図３】本発明の一実施例の回路図、
【図４】本実施例の動作原理の説明図、
【図５】本実施
例の動作原理の説明図。
例の動作原理の説明図。
３１３…被遅延パルス入力、３０７〜３１２…セレクタ
回路、３０１〜３０６…論理ゲート、３１５〜３２０…
セレクト信号入力。
回路、３０１〜３０６…論理ゲート、３１５〜３２０…
セレクト信号入力。
Claims (1)
- 【請求項１】パルス信号の通過経路を選択的に切り換え
る回路手段と、複数入力の論理回路において同時に入力
される信号の数を違えた論理回路とを、前記切り換え回
路手段の入力の一方に前記論理回路が接続され、もう一
方の入力には前記論理回路を経由せずに、直接、パルス
信号が入力されるようにして接続した一連の回路が、直
列に複数個接続されることを特徴とするパルス遅延回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148408A JPH04371018A (ja) | 1991-06-20 | 1991-06-20 | パルス遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3148408A JPH04371018A (ja) | 1991-06-20 | 1991-06-20 | パルス遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04371018A true JPH04371018A (ja) | 1992-12-24 |
Family
ID=15452124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3148408A Pending JPH04371018A (ja) | 1991-06-20 | 1991-06-20 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04371018A (ja) |
-
1991
- 1991-06-20 JP JP3148408A patent/JPH04371018A/ja active Pending
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