JPH0442558A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0442558A JPH0442558A JP15014790A JP15014790A JPH0442558A JP H0442558 A JPH0442558 A JP H0442558A JP 15014790 A JP15014790 A JP 15014790A JP 15014790 A JP15014790 A JP 15014790A JP H0442558 A JPH0442558 A JP H0442558A
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- resist
- nitride film
- element isolation
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の素子分離構造の改良に関する。
従来の半導体装置の素子分離構造は、第２図の７０−の
様に、半導体基板９上に熱酸化法により薄い酸化膜１０
を形成した後（α）、シリコン窒化膜１１をＯＶＤ法に
より形成しくｂ）、フォトリソグラフィー法及びエツチ
ング法により素子分離領域のシリフン窒化膜を除去し、
能動領域１５にのみシリコン窒化膜を残す（Ｃ）。続い
て選択酸化により素子分離領域にのみ厚〜・酸化膜１４
を形成しくｄ）。 最期にシリコン窒化膜１５を除去（
ｅ）する事により、上部に不要な段差を持った素子分離
構造が形成されるものであった。
様に、半導体基板９上に熱酸化法により薄い酸化膜１０
を形成した後（α）、シリコン窒化膜１１をＯＶＤ法に
より形成しくｂ）、フォトリソグラフィー法及びエツチ
ング法により素子分離領域のシリフン窒化膜を除去し、
能動領域１５にのみシリコン窒化膜を残す（Ｃ）。続い
て選択酸化により素子分離領域にのみ厚〜・酸化膜１４
を形成しくｄ）。 最期にシリコン窒化膜１５を除去（
ｅ）する事により、上部に不要な段差を持った素子分離
構造が形成されるものであった。
しかし、前述の従来技術では不要な段差を上部に有する
素子分離構造であったために、フォトリソグラフィー法
による上層の配線形成時において段差が厳しいため、レ
ジストが段差下部で厚くなり配線形成に必要な適正露光
時間ではレジスト残りが発生し、配線間がショートして
しまう。また、上層配線が多層になって（ると、より段
差が厳しくなり、配線材料が段差下部まで十分につきま
わらず断線を引き起こすという課題を有していたそこで
本発明はこのような課題を解決するためにＬＯＯＯ３上
部の段差を無くすことによって平担化を行い、上層の配
線の配線間のショートや断線を防止することを目的とし
ている。
素子分離構造であったために、フォトリソグラフィー法
による上層の配線形成時において段差が厳しいため、レ
ジストが段差下部で厚くなり配線形成に必要な適正露光
時間ではレジスト残りが発生し、配線間がショートして
しまう。また、上層配線が多層になって（ると、より段
差が厳しくなり、配線材料が段差下部まで十分につきま
わらず断線を引き起こすという課題を有していたそこで
本発明はこのような課題を解決するためにＬＯＯＯ３上
部の段差を無くすことによって平担化を行い、上層の配
線の配線間のショートや断線を防止することを目的とし
ている。
本発明の半導体装置は、ＬＯＯＯＳの上部に段差が無い
構造を有することを特徴とする。
構造を有することを特徴とする。
第１図のフロスは本発明の実施例における断面図である
。半導体基板１上に熱酸化法により薄い酸化膜２を形成
した後（α）、シリコン窒化膜３をＣＶＤ法により形成
しくｂ）、フォトリソグラフィー法により素子分離４の
シリコン窒化膜を除去し、能動領域５にのみシリコン窒
化膜を残す（Ｃ）。 続いて選択酸化により素子分離領
域にのみ厚い酸化膜６を形成しくｄ）、シリコン窒化膜
を除去（ｅ）した上にレジストアを塗布して（１）全面
異方性エツチングをする。 このときレジストと厚い醸
化膜のエツチング速度を等しくして、レジストが無（な
るまで（ｇ）エツチングする。 こうしてＬＯＯＯｊ９
上部が平担な、段差が無い構造を形成することを可能に
した。
。半導体基板１上に熱酸化法により薄い酸化膜２を形成
した後（α）、シリコン窒化膜３をＣＶＤ法により形成
しくｂ）、フォトリソグラフィー法により素子分離４の
シリコン窒化膜を除去し、能動領域５にのみシリコン窒
化膜を残す（Ｃ）。 続いて選択酸化により素子分離領
域にのみ厚い酸化膜６を形成しくｄ）、シリコン窒化膜
を除去（ｅ）した上にレジストアを塗布して（１）全面
異方性エツチングをする。 このときレジストと厚い醸
化膜のエツチング速度を等しくして、レジストが無（な
るまで（ｇ）エツチングする。 こうしてＬＯＯＯｊ９
上部が平担な、段差が無い構造を形成することを可能に
した。
なお、第１図の実施例においては厚い酸化膜の上にレジ
ストを塗布してエツチングしたが、これは平担化が可能
なものならレジスト塗布以外の方法でも可能である。ま
た、選択酸化を行なう際にシリコン窒化膜をマスクとし
て用いたが、選択酸化が可能であればマスクとしてシリ
コン窒化膜以外の材料を用いることが可能である。
ストを塗布してエツチングしたが、これは平担化が可能
なものならレジスト塗布以外の方法でも可能である。ま
た、選択酸化を行なう際にシリコン窒化膜をマスクとし
て用いたが、選択酸化が可能であればマスクとしてシリ
コン窒化膜以外の材料を用いることが可能である。
以上述べたように、本発明によれば厚い酸化膜をもつシ
リコン基板表面上にレジストを塗布してレジストと厚い
酸化膜のエツチング速度を等しくしてレジストが無（な
るまでエツチングして段差の無い平担な構造を有するＬ
ＯＯＯＳを形成することによって、段差による配線間の
シヲートや断線を防止することが可能な半導体装置の船
級を可能にさせる効果を有する。
リコン基板表面上にレジストを塗布してレジストと厚い
酸化膜のエツチング速度を等しくしてレジストが無（な
るまでエツチングして段差の無い平担な構造を有するＬ
ＯＯＯＳを形成することによって、段差による配線間の
シヲートや断線を防止することが可能な半導体装置の船
級を可能にさせる効果を有する。
第１図（α）〜（！ｌ）は本発明の一実施例の主要断面
図であり、第２図（α）〜（−）は従来例の主要断面図
である。 １・−・・・・・・・半導体基板 ２・・・・・・・・・シリコン酸化膜 ３・−・・−・・・・シリコン窒化膜 ４−−− ・・・−・・素子分離領域 ５ ・−・・−・能動領域 ６−・ ・・・ ・・・ ＬＯＧ！Ｏ８７・・・・・・
・・・レジスト ８−・・−・−上部に段差の無いＬＯＯＯＳ９− ・−
・、、・半導体基板 １０・・・−・・−シリコン酸化膜 １１−−− ・−シリコン窒化膜 １２−・−・・−・素子分離領域 １５− ・−・−能動領域 １ ４ −−−−・−Ｌ Ｏ００Ｓ 第１図 （ａ） （ｅ） 第２図
図であり、第２図（α）〜（−）は従来例の主要断面図
である。 １・−・・・・・・・半導体基板 ２・・・・・・・・・シリコン酸化膜 ３・−・・−・・・・シリコン窒化膜 ４−−− ・・・−・・素子分離領域 ５ ・−・・−・能動領域 ６−・ ・・・ ・・・ ＬＯＧ！Ｏ８７・・・・・・
・・・レジスト ８−・・−・−上部に段差の無いＬＯＯＯＳ９− ・−
・、、・半導体基板 １０・・・−・・−シリコン酸化膜 １１−−− ・−シリコン窒化膜 １２−・−・・−・素子分離領域 １５− ・−・−能動領域 １ ４ −−−−・−Ｌ Ｏ００Ｓ 第１図 （ａ） （ｅ） 第２図
Claims (1)
- ＭＯＳ−ＦＥＴの素子分離において、ＬＯＣＯＳの上
部に段差がない構造を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15014790A JPH0442558A (ja) | 1990-06-08 | 1990-06-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15014790A JPH0442558A (ja) | 1990-06-08 | 1990-06-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442558A true JPH0442558A (ja) | 1992-02-13 |
Family
ID=15490525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15014790A Pending JPH0442558A (ja) | 1990-06-08 | 1990-06-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970052784A (ko) * | 1995-12-07 | 1997-07-29 | 김주용 | 반도체 소자의 필드산화막 평탄화 방법 |
-
1990
- 1990-06-08 JP JP15014790A patent/JPH0442558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970052784A (ko) * | 1995-12-07 | 1997-07-29 | 김주용 | 반도체 소자의 필드산화막 평탄화 방법 |
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