JPH0442690B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、マイクロプログラム制御型計算機に
係り、特に移動命令の高速処理に好適なマイクロ
プログラム制御型計算機に関する。

〔発明の背景〕

周知のように、移動命令は主メモリ内で一群の
データを或る領域から他の領域に転送（移動）す
る場合に用いられる。該移動命令は第２図の如き
形式をとり、OPコードは移動命令であることを
示す命令コード、Ｌは移動するデータのレングス
（移動量−１）、OP１アドレスは移動先（第１オ
ペランド）の先頭アドレス、OP２アドレスは、
移動元（第２オペランド）の先頭アドレスであ
る。ところで、主メモリの読み書きは例えば４バ
イト、８バイト単位で行われるのに対して、OP
１アドレスやOP２アドレスは必ずしも４バイト
境界、８バイト境界を指定するとは限らず、同様
に、レングスＬによつて、最終読出し位置や書込
み位置も、これらバイト境界に来るとは限らず、
所謂、メモリから読出されたデータをアライン処
理して同メモリへ書込む必要がある。

従来、マイクロプログラム制御型計算機におけ
る移動命令処理は、例えば特開昭59−123936号公
報に記載のように、メモリから読出されたデータ
をアラインするリードアライン回路と、メモリへ
の書込みデータを生成するライトアライン回路と
でデータアラインを行つていた。又、移動量の残
りとデータアライン量とを比較する比較回路を持
ち、最終回の第１オペランドへの書込み時に前記
比較回路の出力をマイクロプログラムで検査し
て、もう一度第２オペランドデータを読出した後
に第１オペランドへ書込みを行う場合と、第２オ
ペランドデータの読出しを行わずに第１オペラン
ドへの書込みを行う行う場合とを判別していた。
しかしながら、この方法では、データアラインの
ためのシフト量は各アライン回路で異なる上、シ
フト量が処理の途中でかわることがあり、アライ
ン回路が複雑になる。又、最終回の第１オペラン
ドへの書込みを行う前に第２オペランドデータを
読むか否かの判断は、処理の最終部即ち最終回の
第１オペランド書込みという条件が成立するまで
できず、高速化の阻害となる。

〔発明の目的〕

本発明の目的は、マイクロプログラム制御型計
算機において、マイクロプログラムの構造が簡単
になり、高速で効率よい移動命令の処理を実現す
ることにある。

〔発明の概要〕

本発明は、移動命令におけるOP１とOP２のア
ドレス情報の各バイトアドレス部分と、レングス
Ｌの値とにより、読出しと書込みの処理順序の形
式を、最終回の形式まで含めて、該移動命令の処
理の先頭で判別し、それぞれの形式に最適なマイ
クロプログラムルーチンに分岐して該移動命令を
実行するようにしたものである。この結果、各マ
イクロプログラムルーチンでは、単純にそれぞれ
の形式の通りに読出しと書込みを実行するだけで
よく、処理の途中ではオペランドを２度続けて読
出すべきか、あるいは、読出しを行わずに書込み
を行うべきか等の判定条件は不要であるため（必
要とする判定条件は高々最終回かどうか程度だ
け）、マイクロプログラムの構造が簡単になり、
移動命令の高速処理が可能になる。

〔発明の実施例〕

以下、本発明の一実施例を図面により説明す
る。なお、本実施例では、メモリの読み書きは４
バイト単位で行われるとする。

移動命令の処理形式は、第３図に示す如く４種
類に分けられる。第３図において、Ｒは読出し、
Ｗは書込み、矢印は処理順序を示す。、また、条
件Ａ，Ｂ，Ｃは、メモリの読み書きを４バイトと
した場合、以下の式で示される。

条件Ａ＝（OP１アドレス最下位２ビツト）≧ （OP２アドレス最下位２ビツト） 条件Ｂ＝〔（OP１アドレス最下位２ビツト） ＋（レングス最下位２ビツト）〕≧４ 条件Ｃ＝〔（OP２アドレス最下位２ビツト） ＋（レングス最下位２ビツト）〕＜４ 形式１は、OP２アドレス・データ読出し後、
OP１アドレスにアラインして書込む動作の繰り
返しで処理が完了する場合である。第４図ａは該
形式１の例を示したものである。形式２は、OP
２アドレス・データ読出し後、OP１アドレスに
アラインして書込む動作の繰り返しを行い、最後
に１回書込み動作だけを行つて処理を完了する場
合である。該形式２の例を第４図ｂに示す。形式
３は、最初の１回はOP２アドレス・データ読出
し動作だけを行い、以後OP２アドレス・データ
読出し後、OP１アドレスにアラインして書込む
動作の繰り返しで処理を終了する場合である。該
形式３の例を第４図ｃに示す。形式４は、最初の
１回はOP２アドレス・データ読出し動作だけを
行い、以後OP２アドレス・データ読出し後、OP
１アドレスにアラインして書込む動作の繰り返し
を行い、最後に１回書込み動作だけを行つて処理
を終了する場合である。第４図ｄは該形式４の例
を示したものである。なお、レングスは“データ
の移動バイト数−１”の値である。

第１図は本発明の一実施例のブロツク図であ
り、１はOP１アドレスレイスタ、２はOP２アド
レスレジスタ、３はレングスレジスタ、４は比較
回路、５及び６は加算回路、７及び８は比較回
路、９は主メモリ、１０及び１１は読出しデータ
レジスタ、１２はアライン回路、１３は処理の分
類回路、１４はマイクロプログラムアドレス生成
回路を示す。第１図ではマイクロプログラム記憶
部（制御メモリ）は省略してある。１５はOP１
アドレスレジスタ１の最下位２ビツトを表す信
号、１６はOP２アドレスレジスタ２の最下位２
ビツトを表す信号、１７はレングスレジスタ３の
最下位２ビツトを表す信号、１８は比較回路４の
結果出力信号、１９は比較回路７の結果出力信
号、２０は比較回路８の結果出力信号、２１〜２
４は第２図に示す各処理形式１〜４を表す信号で
ある。なお、主メモリ９のバス幅は４バイトであ
る。

移動命令のOP１アドレス、OP２アドレス及び
レングスＬ（移動量−１）は、それぞれOP１アド
レスレジスタ１、OP２アドレスレジスタ２及び
レングスレジスタ３にセツトされる。

比較回路４は、OP１アドレスレジスタ１の最
下位２ビツトとOP２アドレスレジスタ２の最下
位２ビツトとを大小比較する。加算回路５は、
OP１アドレスレジスタ１の最下位２ビツトとレ
ングスレジスタ３の最下位２ビツトを加算し、比
較回路７は、該加算回路５の結果と定数“４”と
を大小比較する。加算回路６は、OP２アドレス
レジスタ２の最下位２ビツトとレングスレジスタ
３の最下位２ビツトを加算し、比較回路８は、該
加算回路６の結果と定数“４”とを大小比較す
る。従つて、比較回路４の結果出力信号１８は、
第３図に示す条件Ａを表し、比較回路７の結果出
力信号１９は第３図に示す条件Ｂを表し、比較回
路８の結果出力信号２０は第３図に示す条件Ｃを
表す。

アライン回路１２は、OP１アドレスレジスタ
１の最下位２ビツトとOPアドレスレジスタ２の
最下位２ビツトとにより、シフト量を決め、読出
しデータレジスタ１０，１１のデータをシフトし
て書込みデータを作成する。

分類回路は１３は、信号１８，１９，２０から
第３図に示す処理形式１〜４の１つを選択する。
従つて前記分類回路１３の出力信号２１〜２４は
第３図に示す処理形式のそれぞれに対応してい
る。

マイクロプログラムアドレス生成回路１４は、
前記分類回路１３の出力信号２１，２２，２３，
２４から第３図に示す各処理形式の処理を実行す
るマイクロプログラムルーチンの先頭アドレスを
生成する。制御メモリ（図示せず）には第３図に
示す各処理形式のマイクロプログラムルーチンが
それぞれ格納されており、マイクロプログラムア
ドレス生成回路１４で生成されたアドレスにより
該当マイクロプログラムルーチン（以下、単にマ
イクロプログラムと略称する）が選択され実行さ
れる。

次に、第５図の例に従い動作を詳述する。第５
図の例の場合、OP１アドレスレジスタ１の内容
は２０１になり、OP２アドレスレジスタ２の内
容は１０３になり、レングスレジスタ３の内容は
８（移動量−１）になつている。従つて、信号１
５は“01”、信号１６は“11”、信号１７は“00”
になる。更に信号１８は“０”になり、信号１９
は“０”になり、信号２０は“１”になる。この
結果、分類回路１３の出力は、信号２１〜２３が
“０”になり、信号２４は“１”になる。即ち、
これは第３図の形式４であり、マイクロプログラ
ムアドレス生成回路１４は形式４のマイクロプロ
グラムの先頭アドレスを生成し、マイクロプログ
ラム制御機構に処理を渡す。

第６図は第３図の形式１〜４に対応するマイク
ロプログラムの処理フロー図であるが、ここでは
第５図の例に従い形式４のマイクロプログラムの
処理を説明する。

まず、最初の読出し動作として、読出しデータ
レジスタ１０に「MMMX」が読出される。次
に、読出しと書込みの繰り返し動作が以下のよう
に行われる。まず、OP２アドレスレジスタ２は
＋４され、読出しデータレジスタ１１には、デー
タ「YZDE」が読出される。読出しデータレジス
タ１０，１１のデータは、アライン回路１２によ
り、レジスタ１０、レジスタ１１の順に左２バイ
トシフトされ、書込みデータ「MXYZ」が作成
れる。そして、主メモリの201番地以降の３バイ
トに「XYZ」が書込まれる。その後、OP１アド
レスレジスタ１の内容は＋４される。次にふたた
びOP２アドレスレジスタ２の内容は＋４される。
そして、読出しデータレジスタ１０には、データ
「FGHI」が読出される。このとき読出しデータ
レジスタ１１の内容は変化ない。読出しデータレ
ジスタ１０，１１のデータは、アライン回路１２
により、レジスタ１１、レジスタ１０の順の左２
バイトされ、書込みデータ「DEFG」が作成され
る。そして、主メモリ９の204番地以降の４バイ
トに「DEFG」が書込まれる。その後、ふたたび
OP１アドレスレジスタ１の内容は＋４される。
そして、最後の書込み動作が次の様に行われる。
読出しデータレジスタ１０，１１のデータは、ア
ライン回路１２によりレジスタ１０、レジスタ１
１の順に左２バイトシフトされ、書込みデータ
「HIYZ」が作成される。そして、主メモリ９の
208番地以降の２バイトに「HI」が書込まれて全
処理が完了する。

本実施例では主メモリ９のバス幅を４バイトと
しているが、バス幅が本実施例と異なる場合で
も、バス幅に応じて処理分類条件を変更すれば、
本発明を適用可能である。

本実施例では、処理分類を行う分類回路１３を
持ち、上記分類回路１３の出力により自動的にマ
イクロプログラムアドレスが決定されるため、各
処理マイクロプログラムへの分岐が高速に行え
る。

〔発明の効果〕

以上発明したように、本発明では、移動命令に
おける第１オペランドアドレス部と第２オペラン
ドアドレス部の各下位所定ビツトおよびデータレ
ングス部の値により、メモリに対する読出しと書
込みの処理順序の形式を複数に分類し、各形式毎
にマイクロプログラムルーチンを用意する。従つ
て、各マイクロプログラムルーチンは、それぞれ
の形式の通りに読出しと書込みを実施する単純な
構成となり（判定条件は高々最終回かどうか程
度）、マイクロプログラムは非常に簡単化される。
また、移動命令を実行する際は、その処理の先頭
で、当該移動命令の第１および第２オペレータア
ドレス部とデータレングス部によつて所望のマイ
クロプログラムルーチンに分岐し、あとは該マイ
クロプログラムルーチンに従つてそれぞれの形式
通りに読出し、書込みを実行するだけであり、処
理の途中でオペランを２度続けて読出すべきかど
うか、読出しを行わずに書込みを行うべきかどう
か等の判定は不要であるため、処理の高速化が実
現する。なお、ハードウエアは、データアライン
用のシフト量が処理を通じて一定であるため、デ
ータアライン回路が一個ですむ利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図は移動命令の処理形式を示す図、第３図は移動
命令の処理方式とその分類条件を示す図、第４図
は各処理形式の具体例を示す図、第５図は処理の
具体例を示す図、第６図はマイクロプログラムの
フロー図である。 １……第１オペランドアドレスレジスタ、２…
…第２オペランドアドレスレジスタ、３……レン
グスレジスタ、４……比較回路、５……加算回
路、６……加算回路、７……比較回路、８……比
較回路、９……主メモリ、１０……読出しデータ
レジスタ、１１……読出しデータレジスタ、１２
……データアライン回路、１３……分類回路、１
４……マイクロプログラムアドレス生成回路。

Claims (1)

1. 【特許請求の範囲】 １ マイクロプログラム制御の計算機において、 第１オペランドアドレス部と第２オペランドア
   ドレス部とデータレングス部を具備し、前記第２
   オペランドアドレス部で示されるメモリアドレス
   以降、前記データレングス部で示されるデータ長
   のデータをメモリのデータ幅単位で順次読み出
   し、前記第１オペランドアドレス部で示されるメ
   モリのアドレス以降に順次書き込む移動命令の処
   理を、読出し動作と書き込み動作の繰返しで処理
   が完了する形式１、読出し動作と書込み動作を繰
   返し、最後に１回書込み動作だけを行つて処理が
   完了する形式２、最初の１回読出し動作だけを行
   い、以降は読出し動作と書込み動作の繰返しで処
   理が完了する形式３、最初の１回読出し動作だけ
   を行い、以降、読出し動作と書込み動作を繰返
   し、最後に１回書込み動作だけを行つて処理が完
   了する形式４に区分し、各形式に対応するマイク
   ロプログラムルーチンを設けると共に、 実行すべき移動命令の第１オペランドアドレス
   部と第２オペランドアドレス部の各下位所定ビツ
   トおよびデータレングス部の値により、当該移動
   命令の処理方式が前記形式１乃至形式４のいずれ
   に対応するか判別する手段と、該判別結果により
   対応する形式のマイクロプログラムルーチンに分
   岐せしめる手段を有することを特徴とするマイク
   ロプログラム制御型計算機。