JPH0442699B2 - - Google Patents
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- JPH0442699B2 JPH0442699B2 JP61069215A JP6921586A JPH0442699B2 JP H0442699 B2 JPH0442699 B2 JP H0442699B2 JP 61069215 A JP61069215 A JP 61069215A JP 6921586 A JP6921586 A JP 6921586A JP H0442699 B2 JPH0442699 B2 JP H0442699B2
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- Japan
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- interrupt
- vector
- address
- data
- microcode
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はシングルチツプ化され、ダイレクト
メモリアクセス機能を備えた演算処理装置に関す
る。
メモリアクセス機能を備えた演算処理装置に関す
る。
（従来の技術）
電子計算機システムにおいて、高速にデータ転
送を行なうための手法としてダイレクトメモリア
クセス（DMA）機能が良く知られている。
送を行なうための手法としてダイレクトメモリア
クセス（DMA）機能が良く知られている。
第５図はこのようなDMA機能を実現する従来
の電子計算機システム、例えばマイクロコンピユ
ータシステムの構成を示すブロツク図である。図
において、５１はセントラルプロセツシングユニ
ツト（CPU）、５２はDMA動作を制御するダイ
レクトメモリアクセスコントローラ（DMAC）、
５３はメモリ、５４はＩ／Ｏインターフエイス、
５５はデータバス、５６はアドレスバスである。
の電子計算機システム、例えばマイクロコンピユ
ータシステムの構成を示すブロツク図である。図
において、５１はセントラルプロセツシングユニ
ツト（CPU）、５２はDMA動作を制御するダイ
レクトメモリアクセスコントローラ（DMAC）、
５３はメモリ、５４はＩ／Ｏインターフエイス、
５５はデータバス、５６はアドレスバスである。
このようなシステムにおいて、メモリ５３から
Ｉ／Ｏインターフエイス５４に対してDMA転送
を行なう場合、まず、DMAC５２がDMAリクエ
スト信号DREQをアクテイブにし、CPU５１に
対してバスの使用権を要求する。次にCPU５１
はDMAアクノレツジ信号DACKをアクテイブに
し、DMAC５２にバスの使用権を譲り渡す。そ
の後、DMAC５２はメモリ５３及びＩ／Ｏイン
ターフエイス５４のアドレス指定を行ない、メモ
リ５３に対してはリード制御信号RDを、Ｉ／Ｏ
インターフエイス５４に対してはライト制御信号
WRをそれぞれアクテイブにしてデータの読み出
し、書込みを行なう。このような操作を指定され
た回数だけ行なうことによりメモリ５３とＩ／Ｏ
インターフエイス５４との間でDMA転送が実現
される。
Ｉ／Ｏインターフエイス５４に対してDMA転送
を行なう場合、まず、DMAC５２がDMAリクエ
スト信号DREQをアクテイブにし、CPU５１に
対してバスの使用権を要求する。次にCPU５１
はDMAアクノレツジ信号DACKをアクテイブに
し、DMAC５２にバスの使用権を譲り渡す。そ
の後、DMAC５２はメモリ５３及びＩ／Ｏイン
ターフエイス５４のアドレス指定を行ない、メモ
リ５３に対してはリード制御信号RDを、Ｉ／Ｏ
インターフエイス５４に対してはライト制御信号
WRをそれぞれアクテイブにしてデータの読み出
し、書込みを行なう。このような操作を指定され
た回数だけ行なうことによりメモリ５３とＩ／Ｏ
インターフエイス５４との間でDMA転送が実現
される。
このDMAC５２によるDMA転送動作は命令の
取込み、命令の解読という操作が不用なため、
CPU５１によるプログラム処理の場合に比較し
て数倍の速度で実行される。ところが、このよう
な動作を行なうためにはDMAC５２という特別
なハードウエアを設ける必要がある。
取込み、命令の解読という操作が不用なため、
CPU５１によるプログラム処理の場合に比較し
て数倍の速度で実行される。ところが、このよう
な動作を行なうためにはDMAC５２という特別
なハードウエアを設ける必要がある。
ところで、最近のマイクロコンピユータでは全
ての回路をシングルチツプ内に構成するようにし
ている。ところが、上記のDMAC５２をシング
ルチツプ内に構成しようとすると、このDMAC
５２内には、データ転送元のアドレスを格納する
ソースアドレスレジスタ、データ転送先のアドレ
スを格納するデイストネーシヨンアドレスレジス
タ、データの転送数を格納する転送カウントレジ
スタ、ソースアドレスレジスタ、デイストネーシ
ヨンアドレスレジスタの内容を増加させるインク
リメンタ、ソースアドレスレジスタ、デイストネ
ーシヨンアドレスレジスタの内容を減少させるデ
イクリメンタ及びCPUなどとのインターフエイ
スを行なうインターフエイス回路などを設ける必
要がある。このため、マイクロコンピユータのハ
ードウエア量が極端に多くなり、チツプサイズが
大型化して製造価格が極めて高価となる欠点があ
る。
ての回路をシングルチツプ内に構成するようにし
ている。ところが、上記のDMAC５２をシング
ルチツプ内に構成しようとすると、このDMAC
５２内には、データ転送元のアドレスを格納する
ソースアドレスレジスタ、データ転送先のアドレ
スを格納するデイストネーシヨンアドレスレジス
タ、データの転送数を格納する転送カウントレジ
スタ、ソースアドレスレジスタ、デイストネーシ
ヨンアドレスレジスタの内容を増加させるインク
リメンタ、ソースアドレスレジスタ、デイストネ
ーシヨンアドレスレジスタの内容を減少させるデ
イクリメンタ及びCPUなどとのインターフエイ
スを行なうインターフエイス回路などを設ける必
要がある。このため、マイクロコンピユータのハ
ードウエア量が極端に多くなり、チツプサイズが
大型化して製造価格が極めて高価となる欠点があ
る。
他方、DMACのような特別なハードウエアを
使用せずプログラム上でDMA機能を実現しよう
とすると、データの転送速度が極めて遅くなつて
しまう。
使用せずプログラム上でDMA機能を実現しよう
とすると、データの転送速度が極めて遅くなつて
しまう。
（発明が解決しようとする問題点）
このように従来では、ダイレクトメモリアクセ
ス動作を制御する専用の手段をシングルチツプ内
に構成しようとするとハードウエア量が極端に多
くなるという不都合があり、他方、特別なハード
ウエアを使用せずにプログラム上で実現しようと
するとデータの転送速度が極めて遅くなつてしま
うという不都合がある。
ス動作を制御する専用の手段をシングルチツプ内
に構成しようとするとハードウエア量が極端に多
くなるという不都合があり、他方、特別なハード
ウエアを使用せずにプログラム上で実現しようと
するとデータの転送速度が極めて遅くなつてしま
うという不都合がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、少ないハードウエア
量でデータ転送を高速に行なうことができる演算
処理装置を提供することにある。
たものであり、その目的は、少ないハードウエア
量でデータ転送を高速に行なうことができる演算
処理装置を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明の演算処理装置は、割込み要求が発生
したときにその割込み要求に応じたベクタを発生
すると共に割込み要求が発生したことを知らせる
割込み要求信号を発生するエンコーダと、上記エ
ンコーダで発生されるベクタを読み込み制御信号
に基づいて読み込み、このベクタに基づいて上記
割込みがダイレクトメモリアクセス動作を要求す
る割込み込み処理かもしくは通常の割込み処理か
を区別するための割込み区別制御信号を発生する
DMAコントローラ部と、少なくとも割込み動作
及びダイレクトメモリアクセス動作を達成するた
めの機能をマイクロコードとして予め格納するマ
イクロコードROMと、上記割込み要求信号及び
割込み区別制御信号を受け、これらの信号に基づ
いて上記マイクロコードROMに格納されている
割込み動作及びダイレクトメモリアクセス動作を
達成するために使用されるマイクロコードのアド
レス指定を行うモードレジスタと、上記マイクロ
コードROMから読み出されるマイクロコードを
受け、上記読み込み制御信号を始めとする各種制
御信号を出力するタイミング信号発生回路と、上
記エンコーダで発生されるベクタを格納する内部
レジスタと、上記内部レジスタに格納されるベク
タ及びこのベクタに付加するため予めラツチ回路
にラツチされたデータが供給され、上記ベクタに
ラツチ回路のラツチデータを付加してベクタの内
容を変更してアドレスバス上に出力するアドレス
ラツチ回路と、上記タイミング信号発生回路から
出力される各種制御信号に基づいてダイレクトメ
モリアクセス動作の実行を制御するALUとを具
備し、上記エンコーダで割込み要求信号が発生さ
れた際に上記モードレジスタの出力に応じて上記
マイクロコードROMに格納されている割込み動
作を達成するために使用されるマイクロコードの
アドレス指定を行つてこれを読み出し、上記タイ
ミング信号発生回路に出力して読み込み制御信号
を発生させると共に、上記DMAコントローラ部
でダイレクトメモリアクセス動作を要求する割込
み込み処理に対応した割込み区別制御信号が発生
された際に上記モードレジスタの出力に応じて上
記マイクロコードROMに格納されているダイレ
クトメモリアクセス動作を達成するために使用さ
れるマイクロコードのアドレス指定を行つてこれ
を読み出し、上記タイミング信号発生回路に出力
して上記ALUに供給するための制御信号を発生
させるように構成したことを特徴としている。
したときにその割込み要求に応じたベクタを発生
すると共に割込み要求が発生したことを知らせる
割込み要求信号を発生するエンコーダと、上記エ
ンコーダで発生されるベクタを読み込み制御信号
に基づいて読み込み、このベクタに基づいて上記
割込みがダイレクトメモリアクセス動作を要求す
る割込み込み処理かもしくは通常の割込み処理か
を区別するための割込み区別制御信号を発生する
DMAコントローラ部と、少なくとも割込み動作
及びダイレクトメモリアクセス動作を達成するた
めの機能をマイクロコードとして予め格納するマ
イクロコードROMと、上記割込み要求信号及び
割込み区別制御信号を受け、これらの信号に基づ
いて上記マイクロコードROMに格納されている
割込み動作及びダイレクトメモリアクセス動作を
達成するために使用されるマイクロコードのアド
レス指定を行うモードレジスタと、上記マイクロ
コードROMから読み出されるマイクロコードを
受け、上記読み込み制御信号を始めとする各種制
御信号を出力するタイミング信号発生回路と、上
記エンコーダで発生されるベクタを格納する内部
レジスタと、上記内部レジスタに格納されるベク
タ及びこのベクタに付加するため予めラツチ回路
にラツチされたデータが供給され、上記ベクタに
ラツチ回路のラツチデータを付加してベクタの内
容を変更してアドレスバス上に出力するアドレス
ラツチ回路と、上記タイミング信号発生回路から
出力される各種制御信号に基づいてダイレクトメ
モリアクセス動作の実行を制御するALUとを具
備し、上記エンコーダで割込み要求信号が発生さ
れた際に上記モードレジスタの出力に応じて上記
マイクロコードROMに格納されている割込み動
作を達成するために使用されるマイクロコードの
アドレス指定を行つてこれを読み出し、上記タイ
ミング信号発生回路に出力して読み込み制御信号
を発生させると共に、上記DMAコントローラ部
でダイレクトメモリアクセス動作を要求する割込
み込み処理に対応した割込み区別制御信号が発生
された際に上記モードレジスタの出力に応じて上
記マイクロコードROMに格納されているダイレ
クトメモリアクセス動作を達成するために使用さ
れるマイクロコードのアドレス指定を行つてこれ
を読み出し、上記タイミング信号発生回路に出力
して上記ALUに供給するための制御信号を発生
させるように構成したことを特徴としている。
（作用）
この発明の演算処理装置では、ダイレクトメモ
リアクセス動作の要求を割込み信号の一つとして
検出するものであり、割込み信号に対応したベク
タをエンコーダで発生し、上記ベクタに基づいて
上記割込みがダイレクトメモリアクセス動作を要
求する割込み処理かもしくは通常の割込み処理か
を区別するための制御信号をDMAコントローラ
部で発生し、他方、CPU部にダイレクトメモリ
アクセス動作を達成するための機能をマイクロコ
ードとして格納し、上記DMAコントローラ部で
ダイレクトメモリアクセス動作を要求する割込み
処理に対応した制御信号が発生されたときには
CPU部でこのマイクロコードを順次読み出して
ダイレクトメモリアクセス動作の実行を制御する
ようにし、また上記ベクタにラツチ回路のラツチ
データを付加してベクタの内容を変更してアドレ
スバス上に出力するようにしている。
リアクセス動作の要求を割込み信号の一つとして
検出するものであり、割込み信号に対応したベク
タをエンコーダで発生し、上記ベクタに基づいて
上記割込みがダイレクトメモリアクセス動作を要
求する割込み処理かもしくは通常の割込み処理か
を区別するための制御信号をDMAコントローラ
部で発生し、他方、CPU部にダイレクトメモリ
アクセス動作を達成するための機能をマイクロコ
ードとして格納し、上記DMAコントローラ部で
ダイレクトメモリアクセス動作を要求する割込み
処理に対応した制御信号が発生されたときには
CPU部でこのマイクロコードを順次読み出して
ダイレクトメモリアクセス動作の実行を制御する
ようにし、また上記ベクタにラツチ回路のラツチ
データを付加してベクタの内容を変更してアドレ
スバス上に出力するようにしている。
すなわち、ダイレクトメモリアクセス動作を要
求する割込みがあつた場合には、通常の割込み処
理とは処理空間を変え、その処理空間には従来の
ダイレクトメモリアクセス動作制御手段に設けら
れている各種レジスタの格納データに対応するデ
ータを予め格納しておき、このデータを用いた制
御によりデータの転送制御を行なうようにしてい
る。
求する割込みがあつた場合には、通常の割込み処
理とは処理空間を変え、その処理空間には従来の
ダイレクトメモリアクセス動作制御手段に設けら
れている各種レジスタの格納データに対応するデ
ータを予め格納しておき、このデータを用いた制
御によりデータの転送制御を行なうようにしてい
る。
（実施例）
以下、図面を参照してこの発明の一実施例を説
明する。
明する。
第１図はこの発明に係る演算処理装置の全体の
構成を示すブロツク図である。図においてDB０
ないしDB７はデータバス、AB０ないしAB１５
はアドレスバス、１０は割込みコントローラ部、
２０はDMAコントローラ部、３０はCPU部であ
り、これらは全てシングルチツプ内に集積化され
ている。
構成を示すブロツク図である。図においてDB０
ないしDB７はデータバス、AB０ないしAB１５
はアドレスバス、１０は割込みコントローラ部、
２０はDMAコントローラ部、３０はCPU部であ
り、これらは全てシングルチツプ内に集積化され
ている。
上記割込みコントローラ部１０には例えば０な
いし１５からなる16本の割込み信号線１１が接続
されたエンコーダ１２が設けられている。このエ
ンコーダ１２は上記16本の信号線１１の割込みを
４ビツトのバイナリ信号ＡないしＤからなるベク
タにエンコーダする。またこのエンコーダ１２は
上記０ないし１５の割込みのいずれかが発生した
ときに割込み要求信号INTREQを発生する。こ
の信号INTREQは上記CPU部３０に供給される。
また、この割込みコントローラ部１０には上記エ
ンコーダ１２から出力される４ビツトのバイナリ
信号ＡないしＤからなるベクタを８ビツトに変換
するベクタ変換出力ゲート回路１３が設けられて
いる。すなわち、このベクタ変換出力ゲート回路
１３は８個のトランスフアゲート１４から構成さ
れており、下位３ビツトのトランスフアゲート１
４にはデータの「０」に対応した接地電位が、４
ビツト目ないし７ビツト目のトランスフアゲート
１４には上記バイナリ信号ＡないしＤがそれぞれ
供給され、最上位ビツトである８ビツト目のトラ
ンスフアゲート１４にはデータの「０」に対応し
た接地電位が供給されている。このベクタ変換出
力ゲート回路１３内の各トランスフアゲート１４
は後述する信号VRDに基づきそれぞれの入力デ
ータを出力することにより４ビツトのベクタを８
ビツトに変換し、変換された８ビツトのベクタ
（以下、このベクタを「Ｖ」と称する。ただし、
この「Ｖ」は16進数で表現されている）は上記デ
ータバスDB０ないしDB７上に出力される。
いし１５からなる16本の割込み信号線１１が接続
されたエンコーダ１２が設けられている。このエ
ンコーダ１２は上記16本の信号線１１の割込みを
４ビツトのバイナリ信号ＡないしＤからなるベク
タにエンコーダする。またこのエンコーダ１２は
上記０ないし１５の割込みのいずれかが発生した
ときに割込み要求信号INTREQを発生する。こ
の信号INTREQは上記CPU部３０に供給される。
また、この割込みコントローラ部１０には上記エ
ンコーダ１２から出力される４ビツトのバイナリ
信号ＡないしＤからなるベクタを８ビツトに変換
するベクタ変換出力ゲート回路１３が設けられて
いる。すなわち、このベクタ変換出力ゲート回路
１３は８個のトランスフアゲート１４から構成さ
れており、下位３ビツトのトランスフアゲート１
４にはデータの「０」に対応した接地電位が、４
ビツト目ないし７ビツト目のトランスフアゲート
１４には上記バイナリ信号ＡないしＤがそれぞれ
供給され、最上位ビツトである８ビツト目のトラ
ンスフアゲート１４にはデータの「０」に対応し
た接地電位が供給されている。このベクタ変換出
力ゲート回路１３内の各トランスフアゲート１４
は後述する信号VRDに基づきそれぞれの入力デ
ータを出力することにより４ビツトのベクタを８
ビツトに変換し、変換された８ビツトのベクタ
（以下、このベクタを「Ｖ」と称する。ただし、
この「Ｖ」は16進数で表現されている）は上記デ
ータバスDB０ないしDB７上に出力される。
上記DMAコントローラ部２０には、上記デー
タバスDB０ないしDB７上の上記８ビツトのベ
クタ「Ｖ」のうち上記エンコーダ１２から出力さ
れた４ビツトのバイナリ信号ＡないしＤをラツチ
するベクタラツチ回路２１が設けられている。こ
のベクタラツチ回路２１は上記信号VRDに基づ
きこのベクタをラツチする。ここでラツチされた
ＡないしＤからなるベクタはデコーダ２２に供給
される。このデコーダ２２はこの４ビツトのバイ
ナリ信号ＡないしＤからなるベクタを０ないし１
５の16通りの信号に変換する。この16通りの信号
はそれぞれ、このDMAコントローラ部２０内に
設けられた16個のANDゲート回路２３の一方端
子に供給されている。また、このDMAコントロ
ーラ部２０内には16ビツトのデータをラツチする
DMAイネーブルフラグレジスタ２４が設けられ
ている。このDMAイネーブルフラグレジスタ２
４にラツチされる16ビツトのデータは上記16本の
割込み信号線１１による割込みに対応して予め設
定されるものであり、例えばその割込みが通常の
割込みである場合にはフラグとして「０」のデー
タが、その割込みがDMA動作を要求する割込み
である場合にはフラグとして「１」のデータがそ
れぞれラツチされる。そしてこのDMAイネーブ
ルフラグレジスタ２４でラツチされている16ビツ
トのフラグデータは上記16個のANDゲート回路
２３の他方端子にそれぞれ供給されている。これ
ら16個のANDゲート回路２３の出力はORゲート
回路２５に並列に供給されている。このORゲー
ト回路２５からは上記割込みコントローラ１０に
入力された割込みがDMA動作を要求する割込み
であるかもしくは通常の割込みであるかを区別す
るための制御信号DMA／が出力される。こ
の制御信号DMA／は上記CPU部３０に供給
される。
タバスDB０ないしDB７上の上記８ビツトのベ
クタ「Ｖ」のうち上記エンコーダ１２から出力さ
れた４ビツトのバイナリ信号ＡないしＤをラツチ
するベクタラツチ回路２１が設けられている。こ
のベクタラツチ回路２１は上記信号VRDに基づ
きこのベクタをラツチする。ここでラツチされた
ＡないしＤからなるベクタはデコーダ２２に供給
される。このデコーダ２２はこの４ビツトのバイ
ナリ信号ＡないしＤからなるベクタを０ないし１
５の16通りの信号に変換する。この16通りの信号
はそれぞれ、このDMAコントローラ部２０内に
設けられた16個のANDゲート回路２３の一方端
子に供給されている。また、このDMAコントロ
ーラ部２０内には16ビツトのデータをラツチする
DMAイネーブルフラグレジスタ２４が設けられ
ている。このDMAイネーブルフラグレジスタ２
４にラツチされる16ビツトのデータは上記16本の
割込み信号線１１による割込みに対応して予め設
定されるものであり、例えばその割込みが通常の
割込みである場合にはフラグとして「０」のデー
タが、その割込みがDMA動作を要求する割込み
である場合にはフラグとして「１」のデータがそ
れぞれラツチされる。そしてこのDMAイネーブ
ルフラグレジスタ２４でラツチされている16ビツ
トのフラグデータは上記16個のANDゲート回路
２３の他方端子にそれぞれ供給されている。これ
ら16個のANDゲート回路２３の出力はORゲート
回路２５に並列に供給されている。このORゲー
ト回路２５からは上記割込みコントローラ１０に
入力された割込みがDMA動作を要求する割込み
であるかもしくは通常の割込みであるかを区別す
るための制御信号DMA／が出力される。こ
の制御信号DMA／は上記CPU部３０に供給
される。
CPU部３０には、モードレジスタ３１、カウ
ンタ３２、インストラクシヨンレジスタ（IR）
３３、予めマイクロコードを格納し上記モードレ
ジスタ３１、カウンタ３２、IR３３の出力によ
つてアドレス指定された領域のマイクロコードを
読み出すマイクロコードROM３４、このマイク
ロコードROM３４から読み出されるマイクロコ
ードに基づき装置全体の各部分を制御するための
タイミング信号を発生するタイミング信号発生回
路３５、算術演算及び倫理演算を実行する算術−
論理演算ユニツト（ALU）３６、プログラムカ
ウンタ（PC、ただし図示せず）、プログラムステ
ータスワード（PSW、同じく図示せず）などの
各種カウンタ及びレジスタからなる内部レジスタ
３７、上位８ビツトのアドレスをラツチする上位
アドレスラツチALH及び下位８ビツトのアドレ
スをラツチする下位アドレスラツチALLからな
るアドレスラツチ回路３８、上記データバスDB
０ないしDB１５上のデータをラツチするデータ
ラツチ回路３９，16進数で［00］のデータをラツ
チするラツチ回路４０，16進数で［FF］のデー
タをラツチするラツチ回路４１が設けられてい
る。
ンタ３２、インストラクシヨンレジスタ（IR）
３３、予めマイクロコードを格納し上記モードレ
ジスタ３１、カウンタ３２、IR３３の出力によ
つてアドレス指定された領域のマイクロコードを
読み出すマイクロコードROM３４、このマイク
ロコードROM３４から読み出されるマイクロコ
ードに基づき装置全体の各部分を制御するための
タイミング信号を発生するタイミング信号発生回
路３５、算術演算及び倫理演算を実行する算術−
論理演算ユニツト（ALU）３６、プログラムカ
ウンタ（PC、ただし図示せず）、プログラムステ
ータスワード（PSW、同じく図示せず）などの
各種カウンタ及びレジスタからなる内部レジスタ
３７、上位８ビツトのアドレスをラツチする上位
アドレスラツチALH及び下位８ビツトのアドレ
スをラツチする下位アドレスラツチALLからな
るアドレスラツチ回路３８、上記データバスDB
０ないしDB１５上のデータをラツチするデータ
ラツチ回路３９，16進数で［00］のデータをラツ
チするラツチ回路４０，16進数で［FF］のデー
タをラツチするラツチ回路４１が設けられてい
る。
そして上記モードレジスタ３１には上記割込み
コントローラ部１０で発生する割込み要求信号
INTREQ及び上記DMAコントローラ部２０で発
生する制御信号DMA／が供給され、このモ
ードレジスタ３１はこの両信号を格納する。
コントローラ部１０で発生する割込み要求信号
INTREQ及び上記DMAコントローラ部２０で発
生する制御信号DMA／が供給され、このモ
ードレジスタ３１はこの両信号を格納する。
上記マイクロコードROM３４は装置全体の各
部分を制御するためのプログラムをマイクロコー
ドとして格納しており、このプログラムには通常
の処理、通常の割込み処理を実行制御するための
ものの他にDMA動作を実行制御するためのもの
も含まれている。
部分を制御するためのプログラムをマイクロコー
ドとして格納しており、このプログラムには通常
の処理、通常の割込み処理を実行制御するための
ものの他にDMA動作を実行制御するためのもの
も含まれている。
上記タイミング信号発生回路３５は上記マイク
ロコードROM３４から読み出されるマイクロコ
ードに応じて上記ベクタリード制御信号VRDを
始めとする各種タイミング信号を発生する。
ロコードROM３４から読み出されるマイクロコ
ードに応じて上記ベクタリード制御信号VRDを
始めとする各種タイミング信号を発生する。
第２図は上記演算処理装置がアクセスするデー
タ領域のデータ記憶マツプを示す図である。この
データ領域の大きさは16進数のアドレスで
［0000］から［FFFF］の範囲にある。そして、
例えばアドレス［0000］＋［Ｖ］を先頭アドレスと
する領域には通常の割込み処理ルーチン用処理プ
ログラムが格納されている。またアドレス
［FF00］＋［Ｖ］から始まる各８バイトにはそれぞ
れDMA動作に必要なデータ、アドレス値が予め
格納されている。すなわち第１バイト目には
DMAコマンドが格納される。このDMAコマン
ドには、DMA転送が１バイト転送か２バイト転
送かを区別するパラメータ、データ転送元のデー
タ領域を示すソースポインタの内容をデータ転送
毎にインクリメントするかもしくはデイクリメン
トするかあるいは変化させないで一定のままにし
ておくかを区別するパラメータ、データ転送先の
データ領域を示すデイストネーシヨンポインタの
内容をデータ転送毎にインクリメントするかもし
くはデイクリメントするかあるいは変化させない
で一定のままにしておくかを区別するパラメータ
などが含まれている。第２バイト目にはソースポ
インタの下位ビツトが格納される。第３バイト目
にはソースポインタの上位ビツトが格納される。
第４バイト目にはデイストネーシヨンポインタの
下位ビツトが格納される。第５バイト目にはデイ
ストネーシヨンポインタの上位ビツトが格納され
る。さらに第６バイト目には転送カウント数が格
納される。また第７バイト目と第８バイト目には
何のデータも格納されていない。これはベクタ
［Ｖ］で指定されるアドレスの変化分が８バイト
単位であることによる。
タ領域のデータ記憶マツプを示す図である。この
データ領域の大きさは16進数のアドレスで
［0000］から［FFFF］の範囲にある。そして、
例えばアドレス［0000］＋［Ｖ］を先頭アドレスと
する領域には通常の割込み処理ルーチン用処理プ
ログラムが格納されている。またアドレス
［FF00］＋［Ｖ］から始まる各８バイトにはそれぞ
れDMA動作に必要なデータ、アドレス値が予め
格納されている。すなわち第１バイト目には
DMAコマンドが格納される。このDMAコマン
ドには、DMA転送が１バイト転送か２バイト転
送かを区別するパラメータ、データ転送元のデー
タ領域を示すソースポインタの内容をデータ転送
毎にインクリメントするかもしくはデイクリメン
トするかあるいは変化させないで一定のままにし
ておくかを区別するパラメータ、データ転送先の
データ領域を示すデイストネーシヨンポインタの
内容をデータ転送毎にインクリメントするかもし
くはデイクリメントするかあるいは変化させない
で一定のままにしておくかを区別するパラメータ
などが含まれている。第２バイト目にはソースポ
インタの下位ビツトが格納される。第３バイト目
にはソースポインタの上位ビツトが格納される。
第４バイト目にはデイストネーシヨンポインタの
下位ビツトが格納される。第５バイト目にはデイ
ストネーシヨンポインタの上位ビツトが格納され
る。さらに第６バイト目には転送カウント数が格
納される。また第７バイト目と第８バイト目には
何のデータも格納されていない。これはベクタ
［Ｖ］で指定されるアドレスの変化分が８バイト
単位であることによる。
次に上記のような構成の装置の動作を説明す
る。まず、装置全体のリセツト後に、図示しない
メモリに予め格納されている所定のプログラムが
実行される。このとき、図示しない周辺装置で割
込み処理の要求が発生した場合には、前記16本の
割込み信号線１１のうちいずれか一つがアクテイ
ブにされる。ここで例えば１の割込み信号線１１
がアクテイブにされたとする。これにより割込み
コントローラ１０内のエンコーダ１２で４ビツト
の出力信号ＡないしＤのうち信号Ａのみが「１」
となるようなエンコードが行なわれると共に信号
INTREQがアクテイブにされる。この信号
INTREQがアクテイブにされることにより、
CPU部３０内のモードレジスタ３１の出力によ
りマイクロコードROM３４がアドレス指定さ
れ、このアドレス指定された領域に格納されてい
るマイクロコードが読み出される。そしてこのマ
イクロコードにより、タイミング信号発生回路３
５でベクタリード制御信号VRDが発生される。
る。まず、装置全体のリセツト後に、図示しない
メモリに予め格納されている所定のプログラムが
実行される。このとき、図示しない周辺装置で割
込み処理の要求が発生した場合には、前記16本の
割込み信号線１１のうちいずれか一つがアクテイ
ブにされる。ここで例えば１の割込み信号線１１
がアクテイブにされたとする。これにより割込み
コントローラ１０内のエンコーダ１２で４ビツト
の出力信号ＡないしＤのうち信号Ａのみが「１」
となるようなエンコードが行なわれると共に信号
INTREQがアクテイブにされる。この信号
INTREQがアクテイブにされることにより、
CPU部３０内のモードレジスタ３１の出力によ
りマイクロコードROM３４がアドレス指定さ
れ、このアドレス指定された領域に格納されてい
るマイクロコードが読み出される。そしてこのマ
イクロコードにより、タイミング信号発生回路３
５でベクタリード制御信号VRDが発生される。
この信号VRDが入力することにより、割込み
コントローラ１０ではベクタ変換出力ゲート回路
１３内の８個のトランスフアゲート１４が動作
し、８ビツトのベクタ［Ｖ］がデータバスDB０
ないしDB７に出力される。この８ビツトのベク
タ［Ｖ］は第３図に示すように、０，１，２，７
ビツト目がそれぞれ「０」に固定され、３ビツト
目ないし６ビツト目がエンコーダ１２からの出力
データＡないしＤにされる。従つて、この場合に
ベクタ［Ｖ］は３ビツト目のビツトのみが「１」
にされる。これを16進数で表現すると［08］にな
る。
コントローラ１０ではベクタ変換出力ゲート回路
１３内の８個のトランスフアゲート１４が動作
し、８ビツトのベクタ［Ｖ］がデータバスDB０
ないしDB７に出力される。この８ビツトのベク
タ［Ｖ］は第３図に示すように、０，１，２，７
ビツト目がそれぞれ「０」に固定され、３ビツト
目ないし６ビツト目がエンコーダ１２からの出力
データＡないしＤにされる。従つて、この場合に
ベクタ［Ｖ］は３ビツト目のビツトのみが「１」
にされる。これを16進数で表現すると［08］にな
る。
他方、このベクタ［Ｖ］はデータバスDB０な
いしDB７を介してDMAコントローラ部２０に
入力されている。このため、上記信号VRDが入
力すると、このベクタ［Ｖ］のうち３ビツト目な
いし６ビツト目のデータ、すなわち前記信号Ａな
いしＤがベクタラツチ回路２１でラツチされる。
この後、ここでラツチされたデータがデコーダ２
２で変換されることによりその16通りの出力信号
のうち１の出力のみがアクテイブにされる。とこ
ろで、上記１の割込み信号線１１がDMA動作を
要求するための割込信号線として使用される場
合、この信号線１１による割込みに対応して
DMAイネーブルフラグレジスタ２４にラツチさ
れているデータは「１」にされている。この結
果、デコーダ２２でアクテイブにされた信号が供
給されるANDゲート回路２３の出力が「１」と
なり、この後、ORゲート回路２５の出力信号
DMA／がアクテイブにされる。
いしDB７を介してDMAコントローラ部２０に
入力されている。このため、上記信号VRDが入
力すると、このベクタ［Ｖ］のうち３ビツト目な
いし６ビツト目のデータ、すなわち前記信号Ａな
いしＤがベクタラツチ回路２１でラツチされる。
この後、ここでラツチされたデータがデコーダ２
２で変換されることによりその16通りの出力信号
のうち１の出力のみがアクテイブにされる。とこ
ろで、上記１の割込み信号線１１がDMA動作を
要求するための割込信号線として使用される場
合、この信号線１１による割込みに対応して
DMAイネーブルフラグレジスタ２４にラツチさ
れているデータは「１」にされている。この結
果、デコーダ２２でアクテイブにされた信号が供
給されるANDゲート回路２３の出力が「１」と
なり、この後、ORゲート回路２５の出力信号
DMA／がアクテイブにされる。
この信号DMA／がアクテイブにされる
と、CPU部３０内のモードレジスタ３１の出力
によりマイクロコードROM３４がアドレス指定
され、このアドレス指定された領域に格納されて
いるマイクロコードが読み出される。このとき読
み出されるマイクロコードはDMA動作を実行制
御するためのプログラムの先頭のものである。
と、CPU部３０内のモードレジスタ３１の出力
によりマイクロコードROM３４がアドレス指定
され、このアドレス指定された領域に格納されて
いるマイクロコードが読み出される。このとき読
み出されるマイクロコードはDMA動作を実行制
御するためのプログラムの先頭のものである。
他方、割込みコントローラ部１０から出力され
たベクタ［Ｖ］はデータバスDB０ないしDB７
を介してCPU部３０にも入力されている。そし
てこのベクタ［Ｖ］はタイミング信号発生回路３
５からのタイミング信号に基づき内部レジスタ３
７内にいつたん格納される。この後、この内部レ
ジスタ回路３７内に格納されたベクタ［Ｖ］がア
ドレスラツチ回路３８の下位アドレスラツチ
ALLに送られ、ラツチされる。さらにラツチ回
路４１でラツチされているデータ［FF］がアド
レスラツチ回路３８の上位アドレスラツチALH
に送られ、ラツチされる。これにより、このアド
レスラツチ回路３８にはアドレス［FF00］＋［Ｖ］
がラツチされたことになる。そしてこの後、この
アドレスがアドレスバスAB０ないしAB１５上
に出力される。このアドレスにより、前記第２図
中のデータ領域のアドレス［FF00］＋［Ｖ］で始
まる領域に予め格納されている６バイトの、
DMA動作に必要なデータ、アドレス値、すなわ
ちDMAコマンド、ソースポインタ、デイストネ
ーシヨンポインタ、転送カウント数がアドレス指
定されて順次読み出され、CPU部３０内の内部
レジスタ３７に送られる。この後はこのデータ、
アドレス値を用いたDMA転送動作が、CPU部３
０内のマイクロコードROM３４で予め格納され
ているマイクロコードに基づいて実行される。こ
のときのマイクロコードROM３４のアドレス指
定はカウンタ３２の出力で行われる。DMA転送
動作の１バイトもしくは２バイト毎の実行後は、
CPU部３０よりDMA動作に必要なデータ、アド
レス値が更新され、再び元のデータ領域に格納さ
れる。ここの段階ではまだ全てのDMA転送動作
が終了していないので、この後、上記割込み信号
線１１が再びアクテイブにされ、上記同様の動作
が再び行われる。そしてこの様な動作が何回か行
われた後、データ領域の格納されているDMA動
作に必要な６バイトのデータのうち、６バイト目
の転送カウント数が０になつたことが検出される
と、CPU部３０では全てのDMA転送が終了した
と判断され、DMA転送動作が終了する。
たベクタ［Ｖ］はデータバスDB０ないしDB７
を介してCPU部３０にも入力されている。そし
てこのベクタ［Ｖ］はタイミング信号発生回路３
５からのタイミング信号に基づき内部レジスタ３
７内にいつたん格納される。この後、この内部レ
ジスタ回路３７内に格納されたベクタ［Ｖ］がア
ドレスラツチ回路３８の下位アドレスラツチ
ALLに送られ、ラツチされる。さらにラツチ回
路４１でラツチされているデータ［FF］がアド
レスラツチ回路３８の上位アドレスラツチALH
に送られ、ラツチされる。これにより、このアド
レスラツチ回路３８にはアドレス［FF00］＋［Ｖ］
がラツチされたことになる。そしてこの後、この
アドレスがアドレスバスAB０ないしAB１５上
に出力される。このアドレスにより、前記第２図
中のデータ領域のアドレス［FF00］＋［Ｖ］で始
まる領域に予め格納されている６バイトの、
DMA動作に必要なデータ、アドレス値、すなわ
ちDMAコマンド、ソースポインタ、デイストネ
ーシヨンポインタ、転送カウント数がアドレス指
定されて順次読み出され、CPU部３０内の内部
レジスタ３７に送られる。この後はこのデータ、
アドレス値を用いたDMA転送動作が、CPU部３
０内のマイクロコードROM３４で予め格納され
ているマイクロコードに基づいて実行される。こ
のときのマイクロコードROM３４のアドレス指
定はカウンタ３２の出力で行われる。DMA転送
動作の１バイトもしくは２バイト毎の実行後は、
CPU部３０よりDMA動作に必要なデータ、アド
レス値が更新され、再び元のデータ領域に格納さ
れる。ここの段階ではまだ全てのDMA転送動作
が終了していないので、この後、上記割込み信号
線１１が再びアクテイブにされ、上記同様の動作
が再び行われる。そしてこの様な動作が何回か行
われた後、データ領域の格納されているDMA動
作に必要な６バイトのデータのうち、６バイト目
の転送カウント数が０になつたことが検出される
と、CPU部３０では全てのDMA転送が終了した
と判断され、DMA転送動作が終了する。
他方、上記割込み信号線１１がアクテイブにさ
れた後、この割込み信号線１１が通常の割込み処
理を要求するためのものである場合、この信号線
１１による割込みに対応してDMAイネーブルフ
ラグレジスタ２４にラツチされているデータは
「０」にされている。この結果、デコーダ２２で
アクテイブにされた信号が供給されるANDゲー
ト回路２３の出力は「０」となり、この後、OR
ゲート回路２５の出力信号DMA／はノンア
クテイブにされる。信号DMA／がノンアク
テイブの場合、CPU部３０内のモードレジスタ
３１の出力によりマイクロコードROM３４がア
ドレス指定されて読み出されるマイクロコードは
通常の割込み処理を実行制御するためのプログラ
ムの先頭のものである。そしてこの場合には、こ
の内部レジスタ回路３７内に格納されたベクタ
［Ｖ］がアドレスラツチ回路３８の下位アドレス
ラツチALLに送られ、ラツチ回路４０でラツチ
されているデータ［00］がアドレスラツチ回路３
８の上位アドレスラツチALHに送られ、それぞ
れラツチされる。これにより、このアドレスラツ
チ回路３８にはアドレス［0000］＋［Ｖ］がラツチ
されたことになる。そしてこの後、このアドレス
がアドレスバスAB０ないしAB１５上に出力さ
れる。このアドレスにより、前記第２図中のデー
タ領域のアドレス［0000］＋［Ｖ］で始まる領域に
予め格納されている通常の割込み処理ルーチンが
読み出され、従来と同様の割込み処理の実行が行
われる。
れた後、この割込み信号線１１が通常の割込み処
理を要求するためのものである場合、この信号線
１１による割込みに対応してDMAイネーブルフ
ラグレジスタ２４にラツチされているデータは
「０」にされている。この結果、デコーダ２２で
アクテイブにされた信号が供給されるANDゲー
ト回路２３の出力は「０」となり、この後、OR
ゲート回路２５の出力信号DMA／はノンア
クテイブにされる。信号DMA／がノンアク
テイブの場合、CPU部３０内のモードレジスタ
３１の出力によりマイクロコードROM３４がア
ドレス指定されて読み出されるマイクロコードは
通常の割込み処理を実行制御するためのプログラ
ムの先頭のものである。そしてこの場合には、こ
の内部レジスタ回路３７内に格納されたベクタ
［Ｖ］がアドレスラツチ回路３８の下位アドレス
ラツチALLに送られ、ラツチ回路４０でラツチ
されているデータ［00］がアドレスラツチ回路３
８の上位アドレスラツチALHに送られ、それぞ
れラツチされる。これにより、このアドレスラツ
チ回路３８にはアドレス［0000］＋［Ｖ］がラツチ
されたことになる。そしてこの後、このアドレス
がアドレスバスAB０ないしAB１５上に出力さ
れる。このアドレスにより、前記第２図中のデー
タ領域のアドレス［0000］＋［Ｖ］で始まる領域に
予め格納されている通常の割込み処理ルーチンが
読み出され、従来と同様の割込み処理の実行が行
われる。
第４図は上記のような動作をまとめたフローチ
ヤートである。まず、装置全体のリセツト後に、
図示しないメモリに予め格納されている所定のプ
ログラムが実行される（ステツプａ）。次に図示
しない周辺装置からの割込みを受付けたか否かが
検出される（ステツプｂ）。この割込みの受付け
の検出は割込みコントローラ部１０で割込み要求
信号INTREQが発生されたか否かで行われる。
このとき、割込みの受付けがなされない場合には
再び上記ステツプａに戻り、上記プログラムの実
行が継続される。他方、このステツプｂで割込み
受付けが検出された場合にはベクタ［Ｖ］の読み
込みが行われる（ステツプｃ）。ベクタ［Ｖ］の
読み込み後は、DMAコントローラ部２０で発生
される制御信号DMA／が「１」であるか否
かが検出される（ステツプｄ）。このステツプｄ
で「１」であることが検出され、上記割込みが
DMA転送動作を要求する割込みである場合に
は、次にDMAパラメータがデータ領域の
［FF00］＋［Ｖ］番地から読み出される（ステツプ
ｅ）。DMAパラメータの読み出し後は、このパ
ラメータを使用してDMA転送が実行される（ス
テツプｆ）。上記１回のDMA転送が終了すると、
次に更新されたDMAパラメータがデータ領域の
［FF00］＋［Ｖ］番地に再び書き込まれる（ステツ
プｇ）。この後、更新されたDMAパラメータ内
の転送カウント数が０でないか否かが検出される
（ステツプｈ）。このステツプｈにおいて転送カウ
ント数が０でないことが検出されれば、未だ
DMA転送が終了していないので、再びステツプ
ａに戻る。
ヤートである。まず、装置全体のリセツト後に、
図示しないメモリに予め格納されている所定のプ
ログラムが実行される（ステツプａ）。次に図示
しない周辺装置からの割込みを受付けたか否かが
検出される（ステツプｂ）。この割込みの受付け
の検出は割込みコントローラ部１０で割込み要求
信号INTREQが発生されたか否かで行われる。
このとき、割込みの受付けがなされない場合には
再び上記ステツプａに戻り、上記プログラムの実
行が継続される。他方、このステツプｂで割込み
受付けが検出された場合にはベクタ［Ｖ］の読み
込みが行われる（ステツプｃ）。ベクタ［Ｖ］の
読み込み後は、DMAコントローラ部２０で発生
される制御信号DMA／が「１」であるか否
かが検出される（ステツプｄ）。このステツプｄ
で「１」であることが検出され、上記割込みが
DMA転送動作を要求する割込みである場合に
は、次にDMAパラメータがデータ領域の
［FF00］＋［Ｖ］番地から読み出される（ステツプ
ｅ）。DMAパラメータの読み出し後は、このパ
ラメータを使用してDMA転送が実行される（ス
テツプｆ）。上記１回のDMA転送が終了すると、
次に更新されたDMAパラメータがデータ領域の
［FF00］＋［Ｖ］番地に再び書き込まれる（ステツ
プｇ）。この後、更新されたDMAパラメータ内
の転送カウント数が０でないか否かが検出される
（ステツプｈ）。このステツプｈにおいて転送カウ
ント数が０でないことが検出されれば、未だ
DMA転送が終了していないので、再びステツプ
ａに戻る。
他方、上記ステツプｄにおいて信号DMA／
INTが「０」であることが検出され、上記割込
みが通常の割込み処理を要求する割込みである場
合には、次にプログラムカウンタ（PC）及びプ
ログラムステータスワード（PSW）がプツシユ
され、データ領域の［0000］＋［Ｖ］番地からプロ
グラムが読み出されて通常の割込み処理が実行さ
れる（ステツプｉ）。
INTが「０」であることが検出され、上記割込
みが通常の割込み処理を要求する割込みである場
合には、次にプログラムカウンタ（PC）及びプ
ログラムステータスワード（PSW）がプツシユ
され、データ領域の［0000］＋［Ｖ］番地からプロ
グラムが読み出されて通常の割込み処理が実行さ
れる（ステツプｉ）。
また上記ステツプｈにおいて転送カウント数が
０であることが検出されると、DMA転送が終了
したとして上記ステツプｉが実行される。この
後、この通常の割込み処理が実行されることによ
り割込み処理が終了したデータが出力される。
０であることが検出されると、DMA転送が終了
したとして上記ステツプｉが実行される。この
後、この通常の割込み処理が実行されることによ
り割込み処理が終了したデータが出力される。
このようにこの実施例の演算処理装置では、割
込み処理機能を有する従来の装置に対して新たに
DMAコントローラ部２０を付加し、従来の
DMACが持つ機能をマイクロコードROM３４内
のマイクロコードとデータ領域の格納データとに
より実現するようにしたものである。
込み処理機能を有する従来の装置に対して新たに
DMAコントローラ部２０を付加し、従来の
DMACが持つ機能をマイクロコードROM３４内
のマイクロコードとデータ領域の格納データとに
より実現するようにしたものである。
このため、装置全体のハードウエアについて
は、従来装置のように専用のDMACを設ける場
合に比較して大幅に減少させることができる。す
なわち、通常の割込み処理機能持つ従来の演算処
理装置と比較して、DMAコントローラ部２０と
マイクロコードROM３４のDMA割込み処理に
要するデータを格納する分だけ増加することにな
る。ところが、このようなハードウエア量の増加
分は専用のDMACと比べれば極わずかである。
は、従来装置のように専用のDMACを設ける場
合に比較して大幅に減少させることができる。す
なわち、通常の割込み処理機能持つ従来の演算処
理装置と比較して、DMAコントローラ部２０と
マイクロコードROM３４のDMA割込み処理に
要するデータを格納する分だけ増加することにな
る。ところが、このようなハードウエア量の増加
分は専用のDMACと比べれば極わずかである。
他方、DMA転送の動作速度については、マイ
クロコードROM３４からのマイクロコードによ
る制御であるため、専用のDMACを用いた場合
よりはわずかに遅くなるが、プログラム処理によ
る割込み処理よりは大幅に高速化することができ
る。
クロコードROM３４からのマイクロコードによ
る制御であるため、専用のDMACを用いた場合
よりはわずかに遅くなるが、プログラム処理によ
る割込み処理よりは大幅に高速化することができ
る。
［発明の効果］
以上説明したようにこの発明によれば、少ない
ハードウエア量でデータ転送を高速に行なうこと
ができる演算処理装置を提供することができる。
ハードウエア量でデータ転送を高速に行なうこと
ができる演算処理装置を提供することができる。
第１図はこの発明の一実施例装置の構成を示す
ブロツク図、第２図は上記実施例装置を説明する
ためのデータ記憶マツプを示す図、第３図は上記
実施例装置を説明するためのデータ構成を示す
図、第４図は上記実施例装置の動作を示すフロー
チヤート、第５図は従来の電子計算機システムの
構成を示すブロツク図である。 １０……割込みコントローラ部、１１……割込
み信号線、１２……エンコーダ、１３……ベクタ
変換出力ゲート回路、２０……DMAコントロー
ラ部、２１……ベクタラツチ回路、２２……デコ
ーダ、２４……DMAイネーブルフラグレジス
タ、３０……CPU部、３１……モードレジスタ、
３２……カウンタ、３４……マイクロコード
ROM、３５……タイミング信号発生回路、３６
……ALU、３７……内部レジスタ回路、３８…
…アドレスラツチ回路、４０，４１……ラツチ回
路。
ブロツク図、第２図は上記実施例装置を説明する
ためのデータ記憶マツプを示す図、第３図は上記
実施例装置を説明するためのデータ構成を示す
図、第４図は上記実施例装置の動作を示すフロー
チヤート、第５図は従来の電子計算機システムの
構成を示すブロツク図である。 １０……割込みコントローラ部、１１……割込
み信号線、１２……エンコーダ、１３……ベクタ
変換出力ゲート回路、２０……DMAコントロー
ラ部、２１……ベクタラツチ回路、２２……デコ
ーダ、２４……DMAイネーブルフラグレジス
タ、３０……CPU部、３１……モードレジスタ、
３２……カウンタ、３４……マイクロコード
ROM、３５……タイミング信号発生回路、３６
……ALU、３７……内部レジスタ回路、３８…
…アドレスラツチ回路、４０，４１……ラツチ回
路。
Claims (1)
- 【特許請求の範囲】 １ 割込み要求が発生したときにその割込み要求
に応じたベクタを発生すると共に割込み要求が発
生したことを知らせる割込み要求信号を発生する
エンコーダと、 上記エンコーダで発生されるベクタを読み込み
制御信号に基づいて読み込み、このベクタに基づ
いて上記割込みがダイレクトメモリアクセス動作
を要求する割込み込み処理かもしくは通常の割込
み処理かを区別するための割込み区別制御信号を
発生するDMAコントローラ部と、 少なくとも割込み動作及びダイレクトメモリア
クセス動作を達成するための機能をマイクロコー
ドとして予め格納するマイクロコードROMと、 上記割込み要求信号及び割込み区別制御信号を
受け、これらの信号に基づいて上記マイクロコー
ドROMに格納されている割込み動作及びダイレ
クトメモリアクセス動作を達成するために使用さ
れるマイクロコードのアドレス指定を行うモード
レジスタと、 上記マイクロコードROMから読み出されるマ
イクロコードを受け、上記読み込み制御信号を始
めとする各種制御信号を出力するタイミング信号
発生回路と、 上記エンコーダで発生されるベクタを格納する
内部レジスタと、 上記内部レジスタに格納されるベクタ及びこの
ベクタに付加するため予めラツチ回路にラツチさ
れたデータが供給され、上記ベクタにラツチ回路
のラツチデータを付加してベクタの内容を変更し
てアドレスバス上に出力するアドレスラツチ回路
と、 上記タイミング信号発生回路から出力される各
種制御信号に基づいてダイレクトメモリアクセス
動作の実行を制御するALUとを具備し、 上記エンコーダで割込み要求信号が発生された
際に上記モードレジスタの出力に応じて上記マイ
クロコードROMに格納されている割込み動作を
達成するために使用されるマイクロコードのアド
レス指定を行つてこれを読み出し、上記タイミン
グ信号発生回路に出力して読み込み制御信号を発
生させると共に、 上記DMAコントローラ部でダイレクトメモリ
アクセス動作を要求する割込み込み処理に対応し
た割込み区別制御信号が発生された際に上記モー
ドレジスタの出力に応じて上記マイクロコード
ROMに格納されているダイレクトメモリアクセ
ス動作を達成するために使用されるマイクロコー
ドのアドレス指定を行つてこれを読み出し、上記
タイミング信号発生回路に出力して上記ALUに
供給するための制御信号を発生させるように構成
したことを特徴とする演算処理装置。 ２ 前記アドレスラツチ回路で内容が変更されア
ドレスバス上に出力されたベクタで示されるデー
タ領域には、予め、ダイレクトメモリアクセス動
作を実行する際に必要なコマンド、データ転送元
のアドレス、データ転送先のアドレス、データ転
送数などの各種データが格納されている特許請求
の範囲第１項に記載の演算処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61069215A JPS62226257A (ja) | 1986-03-27 | 1986-03-27 | 演算処理装置 |
| EP87104610A EP0239128A3 (en) | 1986-03-27 | 1987-03-27 | Data processing device with direct memory access function |
| US07/383,266 US5063498A (en) | 1986-03-27 | 1989-07-20 | Data processing device with direct memory access function processed as an micro-code vectored interrupt |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61069215A JPS62226257A (ja) | 1986-03-27 | 1986-03-27 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62226257A JPS62226257A (ja) | 1987-10-05 |
| JPH0442699B2 true JPH0442699B2 (ja) | 1992-07-14 |
Family
ID=13396272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61069215A Granted JPS62226257A (ja) | 1986-03-27 | 1986-03-27 | 演算処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5063498A (ja) |
| EP (1) | EP0239128A3 (ja) |
| JP (1) | JPS62226257A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258163A (ja) * | 1988-04-08 | 1989-10-16 | Fujitsu Ltd | ダイレクトメモリアクセス制御装置 |
| JPH02199542A (ja) * | 1989-01-30 | 1990-08-07 | Ricoh Co Ltd | 情報処理装置 |
| JP2539058B2 (ja) * | 1989-03-30 | 1996-10-02 | 三菱電機株式会社 | デ―タプロセッサ |
| JPH03142504A (ja) * | 1989-10-30 | 1991-06-18 | Toshiba Corp | プログラマブルコントローラ |
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