JPH0646387B2 - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPH0646387B2 JPH0646387B2 JP62172188A JP17218887A JPH0646387B2 JP H0646387 B2 JPH0646387 B2 JP H0646387B2 JP 62172188 A JP62172188 A JP 62172188A JP 17218887 A JP17218887 A JP 17218887A JP H0646387 B2 JPH0646387 B2 JP H0646387B2
- Authority
- JP
- Japan
- Prior art keywords
- rom
- data
- timing
- register
- program counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 7
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに関し、特にリードオン
リーメモリ（以下ＲＯＭと略記する）を内蔵したマイク
ロコンピュータに関する。
リーメモリ（以下ＲＯＭと略記する）を内蔵したマイク
ロコンピュータに関する。
半導体基板上に構成されたＲＯＭ内蔵のマイクロコンピ
ュータ、所謂シングルチップマイクロコンピュータ（以
下マイコンと略記する）では、プログラムや数値データ
等がＲＯＭに記憶されている。ＲＯＭの内容はマイコン
の製造工程中のある工程で決定されるもので、記憶内容
の全てが正しいことを製造時に確認する必要がある。こ
のため、従来マイコンのテスト端子を含む外部端子の論
理レベルにより、ＲＯＭの内容は容易に外部端子へ読出
せる構成となっている。
ュータ、所謂シングルチップマイクロコンピュータ（以
下マイコンと略記する）では、プログラムや数値データ
等がＲＯＭに記憶されている。ＲＯＭの内容はマイコン
の製造工程中のある工程で決定されるもので、記憶内容
の全てが正しいことを製造時に確認する必要がある。こ
のため、従来マイコンのテスト端子を含む外部端子の論
理レベルにより、ＲＯＭの内容は容易に外部端子へ読出
せる構成となっている。
第３図は従来のマイコンの一例の要部を示すブロック図
である。
である。
この図でＲＯＭテスト用外部端子３をノンアクティブ
（例えば“ロー”の論理レベル）とした場合、マイコン
は通常使用される動作モードである。ＣＰＵ２Ａのプロ
グラムカウンタ５により、アドレスバス９を介してＲＯ
Ｍ１のアドレッシングが行なわれ、命令およびデータが
順次読出されてＣＰＵ２Ａで処理される。また、必要に
応じて入出力ポート８を介して外部とデータの入出力を
行なう。
（例えば“ロー”の論理レベル）とした場合、マイコン
は通常使用される動作モードである。ＣＰＵ２Ａのプロ
グラムカウンタ５により、アドレスバス９を介してＲＯ
Ｍ１のアドレッシングが行なわれ、命令およびデータが
順次読出されてＣＰＵ２Ａで処理される。また、必要に
応じて入出力ポート８を介して外部とデータの入出力を
行なう。
次に、ＲＯＭテスト用外部端子３をアクティブ（例えば
“ハイ”の論理レベル）とした場合、テスト制御信号４
とＣＰＵ２Ａの制御回路６ＡによりＲＯＭ１の読出しモ
ードとなる。リセット後、ＣＰＵ２Ａ内のプログラムカ
ウンタ５は＋１のインクリメントを行なうと共に、制御
回路６ＡによりＲＯＭの内容が順次１アドレスずつ連続
的にデータバス10へ出力される。ここで、制御回路６Ａ
により入出力ポート８は出力状態であり、ＲＯＭ１の内
容は順次データバス10、入出力ポート８を介して外部へ
出力され、集積回路用テスター（以下ＩＣテスターと略
記する）により外部で期待データと比較される。
“ハイ”の論理レベル）とした場合、テスト制御信号４
とＣＰＵ２Ａの制御回路６ＡによりＲＯＭ１の読出しモ
ードとなる。リセット後、ＣＰＵ２Ａ内のプログラムカ
ウンタ５は＋１のインクリメントを行なうと共に、制御
回路６ＡによりＲＯＭの内容が順次１アドレスずつ連続
的にデータバス10へ出力される。ここで、制御回路６Ａ
により入出力ポート８は出力状態であり、ＲＯＭ１の内
容は順次データバス10、入出力ポート８を介して外部へ
出力され、集積回路用テスター（以下ＩＣテスターと略
記する）により外部で期待データと比較される。
近年、ＲＯＭを内蔵したマイコンの応用範囲は益々拡大
しており、ＩＣカードのように金銭に関わるデータを扱
う等、機密保持の必要のある応用も増している。そこ
で、マイコンに内蔵されているＲＯＭの内容およびデー
タが機密保持上容易に外部へ出力されない構成とすると
共に、製造時のＲＯＭ読出しテストにも工夫が必要とな
る。
しており、ＩＣカードのように金銭に関わるデータを扱
う等、機密保持の必要のある応用も増している。そこ
で、マイコンに内蔵されているＲＯＭの内容およびデー
タが機密保持上容易に外部へ出力されない構成とすると
共に、製造時のＲＯＭ読出しテストにも工夫が必要とな
る。
本発明のマイコンは、 データバス上のデータをラッチし、算術論理演算ユニッ
トへ出力する第１および第２のレジスタと、 ＲＯＭテスト用外部端子を所定の論理レベルとすること
により、第１のタイミングでプログラムカウンタで指定
されたＲＯＭの内容をデータバスを介して第１のレジス
タにラッチさせ、第２のタイミングで第１のレジスタの
内容との比較データを外部より入力ポートおよびデータ
バスを介して第２のレジスタへラッチさせ、第３のタイ
ミングで算術論理演算ユニットによる第１と第２のレジ
スタの内容間の演算結果をデータバスおよび出力ポート
を介して外部へ出力させ、さらに第２または第３のいず
れかのタイミングでプログラムカウンタのインクリメン
トを行なわせる制御手段を有する。
トへ出力する第１および第２のレジスタと、 ＲＯＭテスト用外部端子を所定の論理レベルとすること
により、第１のタイミングでプログラムカウンタで指定
されたＲＯＭの内容をデータバスを介して第１のレジス
タにラッチさせ、第２のタイミングで第１のレジスタの
内容との比較データを外部より入力ポートおよびデータ
バスを介して第２のレジスタへラッチさせ、第３のタイ
ミングで算術論理演算ユニットによる第１と第２のレジ
スタの内容間の演算結果をデータバスおよび出力ポート
を介して外部へ出力させ、さらに第２または第３のいず
れかのタイミングでプログラムカウンタのインクリメン
トを行なわせる制御手段を有する。
上述した従来のＲＯＭ内容を外部へ出力して行なうＲＯ
Ｍ読出しテストに対して、本発明はＲＯＭ内容の期待値
を外部よりマイコン内へ入力し、内部で比較して結果の
みを外部へ出力するものである。
Ｍ読出しテストに対して、本発明はＲＯＭ内容の期待値
を外部よりマイコン内へ入力し、内部で比較して結果の
みを外部へ出力するものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のマイコンの一実施例を示すブロック
図、第２図はその動作を示すタイミング図である。
図、第２図はその動作を示すタイミング図である。
本実施例のマイコンは、第３図の従来例に、データバス
10上のデータをラッチし、ＡＬＵ11に出力するレジスタ
12，13と、テスト命令コード発出回路15が付加されて構
成されている。
10上のデータをラッチし、ＡＬＵ11に出力するレジスタ
12，13と、テスト命令コード発出回路15が付加されて構
成されている。
次に、本実施例の動作を説明する。
ＲＯＭテスト用外部端子３をノンアクティブとした場合
は通常使用の動作モードである。ＣＰＵ２のプログラム
カウンタ５によりＲＯＭ１のアドレッシングが行なわ
れ、命令コードは命令レジスタ７へ取り込まれた後解読
されて、ＲＯＭ１、データメモリ16、ポート８等のデー
タがＡＬＵ11を含むＣＰＵ２で順次処理される。必要に
応じてポート８，14を介して外部とデータの入出力を行
なう。
は通常使用の動作モードである。ＣＰＵ２のプログラム
カウンタ５によりＲＯＭ１のアドレッシングが行なわ
れ、命令コードは命令レジスタ７へ取り込まれた後解読
されて、ＲＯＭ１、データメモリ16、ポート８等のデー
タがＡＬＵ11を含むＣＰＵ２で順次処理される。必要に
応じてポート８，14を介して外部とデータの入出力を行
なう。
次に、ＲＯＭテスト用外部端子をアクティブとした場
合、テスト制御信号４と制御回路６により、ＲＯＭ１の
読出しテストモードとなる。ここで、プログラムカウン
タ５はマスタースレーブフリップフロップ（以下ＭＳ−
Ｆ／Ｆと略記する）およびインクリメンタで構成され、
ＲＯＭアドレスのインクリメント結果はマスターＦ／Ｆ
へラッチされる。また、データバス10よりのアドレスデ
ータ、およびインクリメント結果のアドレスバス９への
出力はスレーブＦ／Ｆへのラッチによってなされる。ま
ず、マイコンのリセットによりプログラムカウンタ５の
ＭＳ−Ｆ／Ｆがリセットされた後、第１のタイミングで
アドレスバス９を介してＲＯＭ１の０番地が指定され、
制御回路６によりＲＯＭ１の０番地の内容がデータバス
10へ出力される。さらに、このデータバス10のデータは
レジスタ12へラッチされる。第２のタイミングで外部よ
りＲＯＭ１の０番地の期待値が入出力ポート８、データ
バス10を介してレジスタ13へラッチされると共にプログ
ラムカウンタ５がインクリメント（＋１）される。第３
のタイミングではＡＬＵ11でレジスタ12よりレジスタ13
の内容の減算が行なわれ、結果はデータバス10、ポート
14を介して外部へ出力される。次のタイミングは上記第
１のタイミングと同様であり、プログラムカウンタ５の
マスターＦ／Ｆの値（１番地）がスレーブＦ／Ｆへラッ
チされると同時にアドレスバス９へ出力され、ＲＯＭ読
出しモード中、上記第１〜第３のタイミングを１読出し
サイクルとして順次各アドレスの読出しが行なわれる。
第１のタイミングでプログラムカウンタ５のマスターＦ
／Ｆの値がスレーブＦ／Ｆへラッチされると同時にアド
レスバス９へ出力され、指定されたアドレスのＲＯＭ内
容がレジスタ12へラッチされる。第２のタイミングで各
アドレスのＲＯＭ内容の期待値が入出力ポート８より入
力されて、レジスタ13へラッチされると共にプログラム
カウンタ５のインクリメント結果がマスターＦ／Ｆにラ
ッチされる。第３のタイミングではＡＬＵ11においてレ
ジスタ12の内容よりレジスタ13の内容の減算が行なわ
れ、結果はポート14を介して外部へ出力される。
合、テスト制御信号４と制御回路６により、ＲＯＭ１の
読出しテストモードとなる。ここで、プログラムカウン
タ５はマスタースレーブフリップフロップ（以下ＭＳ−
Ｆ／Ｆと略記する）およびインクリメンタで構成され、
ＲＯＭアドレスのインクリメント結果はマスターＦ／Ｆ
へラッチされる。また、データバス10よりのアドレスデ
ータ、およびインクリメント結果のアドレスバス９への
出力はスレーブＦ／Ｆへのラッチによってなされる。ま
ず、マイコンのリセットによりプログラムカウンタ５の
ＭＳ−Ｆ／Ｆがリセットされた後、第１のタイミングで
アドレスバス９を介してＲＯＭ１の０番地が指定され、
制御回路６によりＲＯＭ１の０番地の内容がデータバス
10へ出力される。さらに、このデータバス10のデータは
レジスタ12へラッチされる。第２のタイミングで外部よ
りＲＯＭ１の０番地の期待値が入出力ポート８、データ
バス10を介してレジスタ13へラッチされると共にプログ
ラムカウンタ５がインクリメント（＋１）される。第３
のタイミングではＡＬＵ11でレジスタ12よりレジスタ13
の内容の減算が行なわれ、結果はデータバス10、ポート
14を介して外部へ出力される。次のタイミングは上記第
１のタイミングと同様であり、プログラムカウンタ５の
マスターＦ／Ｆの値（１番地）がスレーブＦ／Ｆへラッ
チされると同時にアドレスバス９へ出力され、ＲＯＭ読
出しモード中、上記第１〜第３のタイミングを１読出し
サイクルとして順次各アドレスの読出しが行なわれる。
第１のタイミングでプログラムカウンタ５のマスターＦ
／Ｆの値がスレーブＦ／Ｆへラッチされると同時にアド
レスバス９へ出力され、指定されたアドレスのＲＯＭ内
容がレジスタ12へラッチされる。第２のタイミングで各
アドレスのＲＯＭ内容の期待値が入出力ポート８より入
力されて、レジスタ13へラッチされると共にプログラム
カウンタ５のインクリメント結果がマスターＦ／Ｆにラ
ッチされる。第３のタイミングではＡＬＵ11においてレ
ジスタ12の内容よりレジスタ13の内容の減算が行なわ
れ、結果はポート14を介して外部へ出力される。
以上のＲＯＭ読出しテストを繰り返し、あるアドレスの
ＲＯＭ内容と期待値に不一致があった場合、不一致ビッ
トに“１”が出力される。上記ＲＯＭ読出しテスト中、
データバス10より命令レジスタ７への命令コードの読込
みは行なわれない。したがって、各タイミングで所要の
動作を行なうための命令コードは、テスト制御信号４と
テスト命令コード発生回路15により発生して命令レジス
タ７へセットされる。この命令コードが制御回路６で解
読され、各ゲートが所要の動作を行なうための制御を行
なう。本実施例ではＲＯＭ内容と期待値との減算による
比較についてのみ述べたが、排他的論理和等他の演算を
実行しても、期待値を変えることにより比較が可能であ
ることは言うまでもない。また、ＡＬＵ11による演算結
果を入出力ポート８へ出力するよう制御することも可能
である。また、プログラムカウンタ５のインクリメント
結果を第３のタイミングでマスターＦ／Ｆにラッチして
も同様の結果が得られる。
ＲＯＭ内容と期待値に不一致があった場合、不一致ビッ
トに“１”が出力される。上記ＲＯＭ読出しテスト中、
データバス10より命令レジスタ７への命令コードの読込
みは行なわれない。したがって、各タイミングで所要の
動作を行なうための命令コードは、テスト制御信号４と
テスト命令コード発生回路15により発生して命令レジス
タ７へセットされる。この命令コードが制御回路６で解
読され、各ゲートが所要の動作を行なうための制御を行
なう。本実施例ではＲＯＭ内容と期待値との減算による
比較についてのみ述べたが、排他的論理和等他の演算を
実行しても、期待値を変えることにより比較が可能であ
ることは言うまでもない。また、ＡＬＵ11による演算結
果を入出力ポート８へ出力するよう制御することも可能
である。また、プログラムカウンタ５のインクリメント
結果を第３のタイミングでマスターＦ／Ｆにラッチして
も同様の結果が得られる。
以上説明したように本発明は、ＲＯＭ内容の期待値をＩ
Ｃテスタ等を使用して外部よりマイクロコンピュータ内
へ入力し、ＲＯＭ出力との演算結果のみを外部へ出力す
ることにより、予めＲＯＭ内容を知った者のみが読出し
テスト可能であり機密保持に大きな効果があり、また本
来マイクロコンピュータが備える機能を有効に利用して
ＲＯＭ出力と入力データの比較回路等を不要とし、簡単
なテスト回路の追加のみで機密保持に効果的なＲＯＭ読
出しテストが可能である。
Ｃテスタ等を使用して外部よりマイクロコンピュータ内
へ入力し、ＲＯＭ出力との演算結果のみを外部へ出力す
ることにより、予めＲＯＭ内容を知った者のみが読出し
テスト可能であり機密保持に大きな効果があり、また本
来マイクロコンピュータが備える機能を有効に利用して
ＲＯＭ出力と入力データの比較回路等を不要とし、簡単
なテスト回路の追加のみで機密保持に効果的なＲＯＭ読
出しテストが可能である。
第１図は本発明のマイクロコンピュータの一実施例のブ
ロック図、第２図は第１図のマイクロコンピュータの動
作を示すタイミング図、第３図は従来例のブロック図で
ある。 １……ＲＯＭ、２……ＣＰＵ、 ３……ＲＯＭテスト用外部端子、 ４……テスト制御信号、 ５……プログラムカウンタ、６……制御回路、 ７……命令レジスタ、８……入出力ポート、 ９……アドレスバス、10……データバス、 11……算術演算ユニット（ＡＬＵ）、 12……レジスタ、13……レジスタ、 14……出力ポート、 15……テスト命令コード発生回路、 16……ＲＡＭ。
ロック図、第２図は第１図のマイクロコンピュータの動
作を示すタイミング図、第３図は従来例のブロック図で
ある。 １……ＲＯＭ、２……ＣＰＵ、 ３……ＲＯＭテスト用外部端子、 ４……テスト制御信号、 ５……プログラムカウンタ、６……制御回路、 ７……命令レジスタ、８……入出力ポート、 ９……アドレスバス、10……データバス、 11……算術演算ユニット（ＡＬＵ）、 12……レジスタ、13……レジスタ、 14……出力ポート、 15……テスト命令コード発生回路、 16……ＲＡＭ。
Claims (1)
- 【請求項１】命令をストアするＲＯＭ、このＲＯＭのア
ドレスを指定するプログラムカウンタ、前記ＲＯＭの指
定されたアドレスから読み出された命令を実行するため
の算術論理演算ユニット、データバスに接続された入力
および出力ポート、ＲＯＭテスト用外部端子を含むマイ
クロコンピュータにおいて、前記データバス上のデータ
をラッチし、前記算術論理演算ユニットへ出力する第１
および第２のレジスタと、ＲＯＭテスト用外部端子を所
定の論理レベルとすることにより、第１のタイミングで
前記プログラムカウンタで指定され前記ＲＯＭから読み
出された内容を前記データバスを介して第１のレジスタ
にラッチさせ、第２のタイミングで前記入力ポートを介
して前記データバス上に転送されたデータを第２のレジ
スタへラッチさせ、第３のタイミングで前記算術論理演
算ユニットにより前記第１と第２のレジスタの内容に対
して演算処理を実行させその結果を前記出力ポートを介
して外部へ出力させ、さらに第２または第３のいずれか
のタイミングで前記プログラムカウンタの内容を更新さ
せる制御回路とを設けたことを特徴とするマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62172188A JPH0646387B2 (ja) | 1987-07-10 | 1987-07-10 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62172188A JPH0646387B2 (ja) | 1987-07-10 | 1987-07-10 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6415835A JPS6415835A (en) | 1989-01-19 |
| JPH0646387B2 true JPH0646387B2 (ja) | 1994-06-15 |
Family
ID=15937208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62172188A Expired - Lifetime JPH0646387B2 (ja) | 1987-07-10 | 1987-07-10 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646387B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2581018B2 (ja) * | 1994-09-12 | 1997-02-12 | 日本電気株式会社 | データ処理装置 |
| KR19980081499A (ko) | 1997-04-17 | 1998-11-25 | 모리시다요이치 | 메모리 내장 데이터 처리장치 및 처리시스템 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717063A (en) * | 1980-07-04 | 1982-01-28 | Mitsubishi Electric Corp | Test circuit of microcomputer |
| JPS5851369A (ja) * | 1981-09-24 | 1983-03-26 | Nec Corp | テスト回路つきマイクロコンピユ−タ |
| JPS6167168A (ja) * | 1984-09-10 | 1986-04-07 | Nec Corp | マイクロコンピユ−タ |
-
1987
- 1987-07-10 JP JP62172188A patent/JPH0646387B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6415835A (en) | 1989-01-19 |
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