JPH0448732A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0448732A JPH0448732A JP15785990A JP15785990A JPH0448732A JP H0448732 A JPH0448732 A JP H0448732A JP 15785990 A JP15785990 A JP 15785990A JP 15785990 A JP15785990 A JP 15785990A JP H0448732 A JPH0448732 A JP H0448732A
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- Japan
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- phosphorus
- wiring
- polysilicon film
- polysilicon
- etching
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多種の薄膜を積み重ねて製造される多層配線
技術を用いた半導体装置の製造方法に関し、特に電極と
して用いるポリシリコン配線の形成方法に関するもので
ある。
技術を用いた半導体装置の製造方法に関し、特に電極と
して用いるポリシリコン配線の形成方法に関するもので
ある。
第２図は、例えば従来の減圧下における化学的気相成長
法により成膜したリン拡散されたポリシリコン膜を写真
製版処理後にエツチングしたリン拡散されたポリシリコ
ン配線を示すものであり、同図（ａ）はその平面図を、
同図（ｂ）は同じくその断面図をそれぞれ示している。
法により成膜したリン拡散されたポリシリコン膜を写真
製版処理後にエツチングしたリン拡散されたポリシリコ
ン配線を示すものであり、同図（ａ）はその平面図を、
同図（ｂ）は同じくその断面図をそれぞれ示している。
図において、ｌはポリシリコンの結晶粒、２はエツチン
グ残、３はシリコン酸化膜、４はシリコン基板である。
グ残、３はシリコン酸化膜、４はシリコン基板である。
第２図に示すリン拡散されたポリシリコン配線は、まず
シリコン基板４の表面を熱酸化して薄いシリコン酸化膜
３を形成後、減圧下における化学的気相成長法によりポ
リシリコン膜を堆積する。
シリコン基板４の表面を熱酸化して薄いシリコン酸化膜
３を形成後、減圧下における化学的気相成長法によりポ
リシリコン膜を堆積する。
次いで、ポリシリコン膜上にリンガラス膜を形成して熱
処理を行ない、ポリシリコン膜内にリンを拡散させる（
リン処理と呼ぶ）。
処理を行ない、ポリシリコン膜内にリンを拡散させる（
リン処理と呼ぶ）。
このとき、ポリシリコン膜内でのリン濃度は８Ｘ ｌ
Ｏ” ａｔｍ／ｃｍ！程度で、抵抗率は７．５Ｘ１０−
４Ω・ｃｌが得られる。ところが、配線抵抗を下げるた
めにポリシリコン膜内のリンの拡散量を多くするため、
リン処理時にシリコンの結晶が大きく成長してしまう。
Ｏ” ａｔｍ／ｃｍ！程度で、抵抗率は７．５Ｘ１０−
４Ω・ｃｌが得られる。ところが、配線抵抗を下げるた
めにポリシリコン膜内のリンの拡散量を多くするため、
リン処理時にシリコンの結晶が大きく成長してしまう。
その後写真製版処理を行ない、エツチングによりポリシ
リコン配線が形成される。
リコン配線が形成される。
従来の製造方法は以上のように行なわれているので、ポ
リシリコン配線形成にあたっての写真製版処理後のエツ
チング時にシリコン結晶粒が大きいためにエツチングさ
れず残り、隣り合う配線とショートする、あるいは結晶
粒ごとエツチングされ、配線エツジがあれる。このため
、配線の場所によっては配線幅が異なることにより、配
線抵抗がばらつくという問題がある。
リシリコン配線形成にあたっての写真製版処理後のエツ
チング時にシリコン結晶粒が大きいためにエツチングさ
れず残り、隣り合う配線とショートする、あるいは結晶
粒ごとエツチングされ、配線エツジがあれる。このため
、配線の場所によっては配線幅が異なることにより、配
線抵抗がばらつくという問題がある。
本発明は上記のような問題点を解決するためになされた
もので、リン拡散されたポリシリコン膜のシリコン結晶
粒を小さ（押さえ、エツチング残による配線ショート、
あるいは配線幅が異なることによる配線抵抗のばらつき
をなくそうとするものである。
もので、リン拡散されたポリシリコン膜のシリコン結晶
粒を小さ（押さえ、エツチング残による配線ショート、
あるいは配線幅が異なることによる配線抵抗のばらつき
をなくそうとするものである。
本発明に係る半導体装置の製造方法は、リン拡散された
ポリシリコン膜の膜内に含まれるリンの濃度を６ Ｘ
Ｉ Ｏ” ａｔｍ／ｃｍ３以下と規定するものである。
ポリシリコン膜の膜内に含まれるリンの濃度を６ Ｘ
Ｉ Ｏ” ａｔｍ／ｃｍ３以下と規定するものである。
本発明においては、リン拡散されたポリシリコン膜の膜
内のリン濃度を６ Ｘ １０ ” ａｔｅ／ｃｓ＋’以
下と規定したので、このポリシリコン膜表面のあれを押
さえることができる。
内のリン濃度を６ Ｘ １０ ” ａｔｅ／ｃｓ＋’以
下と規定したので、このポリシリコン膜表面のあれを押
さえることができる。
次に、本発明を第１図の実施例に基づいて説明する。
第１図（ａ）及び山）は本発明の製造方法により得られ
たポリシリコン配線の模式的な平面図およびその断面図
であり、図中同一符号は同一または相当部分を示してい
る。
たポリシリコン配線の模式的な平面図およびその断面図
であり、図中同一符号は同一または相当部分を示してい
る。
本実施例の方法は、まずシリコン基板４の表面を熱酸化
して薄いシリコン酸化膜３を形成後、減圧下における化
学的気相成長法によりポリシリコン膜を堆積する。
して薄いシリコン酸化膜３を形成後、減圧下における化
学的気相成長法によりポリシリコン膜を堆積する。
次いで、ポリシリコン膜上にリンガラス膜を形成し゛て
熱処理を行ない、ポリシリコン膜内にリンを拡散させる
（リン処理）。このとき、ポリシリコン膜内でのリン濃
度は６ Ｘ １０ ” ａｔｍ／ｃｍ”以下にリン処理
されたおり、抵抗率は８ Ｘ １０−’Ω・ｃｌｌｌが
得られる。ポリシリコン膜内のリンの拡散量を６ Ｘ
１０ ” ａｔｍ／ｃ園３以下にするため、リン処理時
のシリコンの結晶の成長の度合いが小さくなり、小さな
結晶粒となる。その後、写真製版処理を行ない、エツチ
ングにより所定パターンのポリシリコン配線を形成する
ことができる。
熱処理を行ない、ポリシリコン膜内にリンを拡散させる
（リン処理）。このとき、ポリシリコン膜内でのリン濃
度は６ Ｘ １０ ” ａｔｍ／ｃｍ”以下にリン処理
されたおり、抵抗率は８ Ｘ １０−’Ω・ｃｌｌｌが
得られる。ポリシリコン膜内のリンの拡散量を６ Ｘ
１０ ” ａｔｍ／ｃ園３以下にするため、リン処理時
のシリコンの結晶の成長の度合いが小さくなり、小さな
結晶粒となる。その後、写真製版処理を行ない、エツチ
ングにより所定パターンのポリシリコン配線を形成する
ことができる。
このようにして形成されたポリシリコン配線は、第１図
（ａｌ及び（ｂ）に示すように、その結晶粒が小さく押
さえられるので、エツチング残や配線エツジのあれがな
く、良好なものが得られる。
（ａｌ及び（ｂ）に示すように、その結晶粒が小さく押
さえられるので、エツチング残や配線エツジのあれがな
く、良好なものが得られる。
なお、上記実施例では、減圧下における化学的気相成長
法によりポリシリコン膜を堆積後、リン処理を行なった
が、ポリシリコン膜を堆積後、リン処理に代わってリン
をイオン注入法で６ＸｌＯ” ａｔｉｇ／ｃ１以下注入
し、熱処理を行なっても同様の効果が得られる。
法によりポリシリコン膜を堆積後、リン処理を行なった
が、ポリシリコン膜を堆積後、リン処理に代わってリン
をイオン注入法で６ＸｌＯ” ａｔｉｇ／ｃ１以下注入
し、熱処理を行なっても同様の効果が得られる。
また、上記実施例では、減圧下における化学的気相成長
法によりリンドープのないポリシリコン膜を堆積したが
、代わりに、６ Ｘ Ｉ Ｏ” ａｔｅ／ｃｍ３以下に
リンドープされたポリシリコン膜を堆積後、熱処理を行
なっても同様の効果が得られる。
法によりリンドープのないポリシリコン膜を堆積したが
、代わりに、６ Ｘ Ｉ Ｏ” ａｔｅ／ｃｍ３以下に
リンドープされたポリシリコン膜を堆積後、熱処理を行
なっても同様の効果が得られる。
以上のように本発明によれば、多種の薄膜を積み重ねて
製造される多層配線技術を用いた半導体装１の製造方法
において、リン拡散されたポリシリコン膜の膜内に含ま
れるリン濃度を６Ｘ１０ｔ０ａｔｅ／ｃｍ３以下にした
ので、該ポリシリコン膜の表面のあれを押さえることが
できる。そのため、配線として用いた場合、後工程での
エツチング残による配線ショート、あるいは配線のエツ
ジあれによる配線抵抗のばらつきが少なくなるという効
果がある。
製造される多層配線技術を用いた半導体装１の製造方法
において、リン拡散されたポリシリコン膜の膜内に含ま
れるリン濃度を６Ｘ１０ｔ０ａｔｅ／ｃｍ３以下にした
ので、該ポリシリコン膜の表面のあれを押さえることが
できる。そのため、配線として用いた場合、後工程での
エツチング残による配線ショート、あるいは配線のエツ
ジあれによる配線抵抗のばらつきが少なくなるという効
果がある。
第１図（ａ）及び（ｂ）は本発明の一実施例による半導
体装置のシリコン基板上での配線として用いた場合の平
面図および断面図、第２図（ａ）及び（′ｂ）は従来の
半導体装置のシリコン基板上での配線として用いた場合
の平面図および断面図である。 １・・・ポリシリコンの結晶粒、２・・・エツチング残
、３・・・シリコン酸化膜、４・・・シリコン基板。 代 理 人 大 石 増 雄 蕗１ 凶 （ｂ） １；ホ０リシリコン４＃＆ずＬ ４： シリコン−４羊（ 第２ 図
体装置のシリコン基板上での配線として用いた場合の平
面図および断面図、第２図（ａ）及び（′ｂ）は従来の
半導体装置のシリコン基板上での配線として用いた場合
の平面図および断面図である。 １・・・ポリシリコンの結晶粒、２・・・エツチング残
、３・・・シリコン酸化膜、４・・・シリコン基板。 代 理 人 大 石 増 雄 蕗１ 凶 （ｂ） １；ホ０リシリコン４＃＆ずＬ ４： シリコン−４羊（ 第２ 図
Claims (1)
- 多種の薄膜を積み重ねて製造される多層配線技術を用
いた半導体装置の製造方法において、リン拡散されたポ
リシリコン膜の膜内に含まれるリン濃度を６×１０＾２
＾０ａｔｍ／ｃｍ＾３以下にすることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15785990A JPH0448732A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15785990A JPH0448732A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448732A true JPH0448732A (ja) | 1992-02-18 |
Family
ID=15658945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15785990A Pending JPH0448732A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448732A (ja) |
-
1990
- 1990-06-15 JP JP15785990A patent/JPH0448732A/ja active Pending
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