JPH0449433A - ファームウェアのデバッグ機構 - Google Patents
ファームウェアのデバッグ機構Info
- Publication number
- JPH0449433A JPH0449433A JP2160141A JP16014190A JPH0449433A JP H0449433 A JPH0449433 A JP H0449433A JP 2160141 A JP2160141 A JP 2160141A JP 16014190 A JP16014190 A JP 16014190A JP H0449433 A JPH0449433 A JP H0449433A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- execution
- coincidence signal
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファームウェアのデバッグ機構に関し、特にマ
イクロプログラムのアドレスストップ機構によるファー
ムウェアのデバッグ機構に関する。
イクロプログラムのアドレスストップ機構によるファー
ムウェアのデバッグ機構に関する。
従来、この種のプロセッサに内蔵されたファームウェア
のデバッグ機構は、操作ｉによって設定されたマイクロ
命令の実行アドレスで、マイクロ命令の実行が停止する
構造になっていた。
のデバッグ機構は、操作ｉによって設定されたマイクロ
命令の実行アドレスで、マイクロ命令の実行が停止する
構造になっていた。
上述した従来のファームウェアのデバッグ機構は、設定
したストップアドレスて必らずマイクロ命令の実行は止
ってしまう為、動作中幾度も実行されるアドレスで、あ
る条件の時たけ市めてデータを採取しデバッグする必要
がある場合、・２・要なデータの採取が難しいという欠
点があった。
したストップアドレスて必らずマイクロ命令の実行は止
ってしまう為、動作中幾度も実行されるアドレスで、あ
る条件の時たけ市めてデータを採取しデバッグする必要
がある場合、・２・要なデータの採取が難しいという欠
点があった。
本発明のファームウェアのデバッグ機構は、プロセッサ
によってマイクロ命令を実行する情報処理装置において
、ストップアドレスを設定するアドレススイッチと、前
記アドレススイッチで設定されたストップアドレスとマ
イクロ命令の実行アドレスとを比較し等しけれはアドレ
ス一致信号を生成する手段と、デバッグ用の情報を格納
するデバッグ用レジスタと、レジスタ比較データをファ
ームウェアによって設定する手段と、前記デバッグ用レ
ジスタの値とファームウェアによって設定されたレジス
タ比較データとを比較し等しければレジスタ一致信号を
生成する手段と、前記アドレス一致信号と前記レジスタ
一致信号とが共に１゛ならばプロセッサのクロックを停
止しマイクロプログラムの実行を停止する手段とを備え
て構成される。
によってマイクロ命令を実行する情報処理装置において
、ストップアドレスを設定するアドレススイッチと、前
記アドレススイッチで設定されたストップアドレスとマ
イクロ命令の実行アドレスとを比較し等しけれはアドレ
ス一致信号を生成する手段と、デバッグ用の情報を格納
するデバッグ用レジスタと、レジスタ比較データをファ
ームウェアによって設定する手段と、前記デバッグ用レ
ジスタの値とファームウェアによって設定されたレジス
タ比較データとを比較し等しければレジスタ一致信号を
生成する手段と、前記アドレス一致信号と前記レジスタ
一致信号とが共に１゛ならばプロセッサのクロックを停
止しマイクロプログラムの実行を停止する手段とを備え
て構成される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の構成を示すブロック図で
ある。
ある。
］はハードウェアのスイッチによってストップ。
アドレスを設定するアドレススイッチであり、操作員に
よって任意に設定される。２は実行中のマイクロ命令の
アドレスを示すマイクロ命令実行アドレスを示すマイク
ロ命令実行アドレスレジスタであり、マイクロ命令実行
アドレスレジスタ２の値はアドレススイッチ１で設定さ
れたストップアドレスマイクロプログラム実行中は常に
、アドレス比較手段３によって１の値と比較され、等し
ければアドレス比較手段３は、アドレス一致信号４をＮ
ＡＮＤゲート１０に出力する。５はデバッグ用レジスタ
であり、デバッグ用の種々の情報が格納されている。
よって任意に設定される。２は実行中のマイクロ命令の
アドレスを示すマイクロ命令実行アドレスを示すマイク
ロ命令実行アドレスレジスタであり、マイクロ命令実行
アドレスレジスタ２の値はアドレススイッチ１で設定さ
れたストップアドレスマイクロプログラム実行中は常に
、アドレス比較手段３によって１の値と比較され、等し
ければアドレス比較手段３は、アドレス一致信号４をＮ
ＡＮＤゲート１０に出力する。５はデバッグ用レジスタ
であり、デバッグ用の種々の情報が格納されている。
ファームウェアのマイクロ命令により、デバッグ用レジ
スタと比較されるべきデータが、コンベアデータ設定手
段７を通して、比較用のレジスタ６にセットされる。レ
ジスタ比較手段８は、デバッグ用レジスタ５の値と比較
用レジスタ６の値を比較し等しければ、レジスタ一致信
号をＮＡＮＤゲート１０に出力する。イネーブル信号１
１が論理“１″のとき、アドレス一致信号４とレジスタ
一致信号９とが共に］°′であればＮＡＮＤゲート１０
の出力は°゛０″°になり、プロセッサクロック１２は
ＡＮＤゲート１３でゲートされプロセッサ１４に供給さ
れなくなるのでマイクロプログラムの実行は停止する。
スタと比較されるべきデータが、コンベアデータ設定手
段７を通して、比較用のレジスタ６にセットされる。レ
ジスタ比較手段８は、デバッグ用レジスタ５の値と比較
用レジスタ６の値を比較し等しければ、レジスタ一致信
号をＮＡＮＤゲート１０に出力する。イネーブル信号１
１が論理“１″のとき、アドレス一致信号４とレジスタ
一致信号９とが共に］°′であればＮＡＮＤゲート１０
の出力は°゛０″°になり、プロセッサクロック１２は
ＡＮＤゲート１３でゲートされプロセッサ１４に供給さ
れなくなるのでマイクロプログラムの実行は停止する。
以上のようにして、データの採集が可能となる。
以上説明したように本発明は、アドレスストップの条件
にレジスタの値とアドレスの値との両方を用いることに
よって、動作中幾度も実行されるアドレスでデバッグ用
レジスタの値を判断し、期待値と等しい場合だけマイク
ロプログラムの実行を停止することができ、さらにレジ
スタの比較値をファームウェアにより自由に設定するこ
とができるようにすることにより、種々の処理で共通に
使用されるルーチンてのアドレスストップで各々の処理
毎に比較値を変更でき、処理毎の比較値が一致したとき
のデータが採取できるという効果がある。
にレジスタの値とアドレスの値との両方を用いることに
よって、動作中幾度も実行されるアドレスでデバッグ用
レジスタの値を判断し、期待値と等しい場合だけマイク
ロプログラムの実行を停止することができ、さらにレジ
スタの比較値をファームウェアにより自由に設定するこ
とができるようにすることにより、種々の処理で共通に
使用されるルーチンてのアドレスストップで各々の処理
毎に比較値を変更でき、処理毎の比較値が一致したとき
のデータが採取できるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 １・・・アドレススイッチ、２・・・マイクロ命令実行
アドレスレジスタ、３・・・アドレス比較手段、４・・
・アドレス一致信号、５・・・デバッグ用レジスタ、６
・・・比較用レジスタ、７・・・比較値設定手段、８・
・・レジスタ比較手段、９・・・レジスタ一致信号、１
ｏ・・・ＮＡＮＤゲート、］１・・・イネーブル信号、
１２・・・プロセッサクロック信号、１３・・・ＡＮＤ
ゲート、１４・・・プロセッサ。
る。 １・・・アドレススイッチ、２・・・マイクロ命令実行
アドレスレジスタ、３・・・アドレス比較手段、４・・
・アドレス一致信号、５・・・デバッグ用レジスタ、６
・・・比較用レジスタ、７・・・比較値設定手段、８・
・・レジスタ比較手段、９・・・レジスタ一致信号、１
ｏ・・・ＮＡＮＤゲート、］１・・・イネーブル信号、
１２・・・プロセッサクロック信号、１３・・・ＡＮＤ
ゲート、１４・・・プロセッサ。
Claims (1)
- プロセッサによってマイクロ命令を実行する情報処理装
置において、ストップアドレスを設定するアドレススイ
ッチと、前記アドレススイッチで設定されたストップア
ドレスとマイクロ命令の実行アドレスとを比較し等しけ
ればアドレス一致信号を生成する手段と、デバッグ用の
情報を格納するデバッグ用レジスタと、レジスタ比較デ
ータをファームウェアによって設定する手段と、前記デ
バッグ用レジスタの値とファームウェアによって設定さ
れたレジスタ比較データとを比較し等しければレジスタ
一致信号を生成する手段と、前記アドレス一致信号と前
記レジスタ一致信号とが共に“１”ならばプロセッサの
クロックを停止しマイクロプログラムの実行を停止する
手段とを備えて成ることを特徴とするファームウェアの
デバッグ機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160141A JPH0449433A (ja) | 1990-06-19 | 1990-06-19 | ファームウェアのデバッグ機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160141A JPH0449433A (ja) | 1990-06-19 | 1990-06-19 | ファームウェアのデバッグ機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449433A true JPH0449433A (ja) | 1992-02-18 |
Family
ID=15708762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160141A Pending JPH0449433A (ja) | 1990-06-19 | 1990-06-19 | ファームウェアのデバッグ機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449433A (ja) |
-
1990
- 1990-06-19 JP JP2160141A patent/JPH0449433A/ja active Pending
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