JPH0223457A - 入出力制御回路 - Google Patents
入出力制御回路Info
- Publication number
- JPH0223457A JPH0223457A JP17472388A JP17472388A JPH0223457A JP H0223457 A JPH0223457 A JP H0223457A JP 17472388 A JP17472388 A JP 17472388A JP 17472388 A JP17472388 A JP 17472388A JP H0223457 A JPH0223457 A JP H0223457A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- recovery time
- chip select
- select signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011084 recovery Methods 0.000 claims abstract description 30
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 101100075513 Oryza sativa subsp. japonica LSI3 gene Proteins 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理装置におけるＩ／Ｏ回路の制御回
路に関するものである。
路に関するものである。
第２図を用いて、従来の技術を説明する。ＣＰＵ（中央
演算処理装置）１がある入出力機器４とデータ入出力を
行う場合、ＣＰＵＩのＩ／Ｏアドレス１１をｌ／ＯＬＳ
Ｉデコーダ２がデコードし、該当するｌ／ＯＬＳＩ３の
チップセレクト信号（Ｃ８）１２を生成し、工／ＯＬＳ
Ｉ３を選択し、コマンド、パラメータを書込み入出力機
器４とのデータ入出力を実行していた。又、ｃｐｕｉの
Ｉ／Ｏアクセスサイクルを終了させる為のレディ信号（
Ｒｅａｄｙ）ｉ３をＩ／Ｏサイクル制御回路５でｌ／Ｏ
ＬＳＩ３のスピードに併せて生成していた。
演算処理装置）１がある入出力機器４とデータ入出力を
行う場合、ＣＰＵＩのＩ／Ｏアドレス１１をｌ／ＯＬＳ
Ｉデコーダ２がデコードし、該当するｌ／ＯＬＳＩ３の
チップセレクト信号（Ｃ８）１２を生成し、工／ＯＬＳ
Ｉ３を選択し、コマンド、パラメータを書込み入出力機
器４とのデータ入出力を実行していた。又、ｃｐｕｉの
Ｉ／Ｏアクセスサイクルを終了させる為のレディ信号（
Ｒｅａｄｙ）ｉ３をＩ／Ｏサイクル制御回路５でｌ／Ｏ
ＬＳＩ３のスピードに併せて生成していた。
従来のＩ／Ｏ制御回路は、工／○ＬＳＩ３のリカバリー
タイムの保障をソフトウェアのＮＯＰ命令、ＪＭＰ命令
等のＷＡＩＴをプログラム中に入れることで実現してい
た。
タイムの保障をソフトウェアのＮＯＰ命令、ＪＭＰ命令
等のＷＡＩＴをプログラム中に入れることで実現してい
た。
しかし、上述した従来のＩ／Ｏ制御回路では、ＣＰＵ１
の高速化、ソフトウェアの種類が増えることによりソフ
トウェア設計者に次のような負担をかける欠点を持って
いた。
の高速化、ソフトウェアの種類が増えることによりソフ
トウェア設計者に次のような負担をかける欠点を持って
いた。
・ソフトウェア共通化を計る為に高速ＣＰＵに併せたリ
カバリータイムを設定すると、低速ＣＰＵではリカバリ
ータイムが大きくなりすぎ性能低下を招いていた。
カバリータイムを設定すると、低速ＣＰＵではリカバリ
ータイムが大きくなりすぎ性能低下を招いていた。
・従来のプログラムを高速ＣＰＵ対応する為に再度Ｉ／
Ｏ命令のところのリカバリータイムを見直す必要があり
、ソフトウェア設計者の負担を増すと共に、ソフトウェ
ア資産の共通化がはかれなかった。
Ｏ命令のところのリカバリータイムを見直す必要があり
、ソフトウェア設計者の負担を増すと共に、ソフトウェ
ア資産の共通化がはかれなかった。
本発明のＩ／Ｏ制御回路は、中央演算処理装置の出力す
るＩ／Ｏアドレスをデコードして第１のチップセレクト
信号を出力する工／○デコーダと、入出力機器と前記中
央演算処理装置のデータ入出力を行うＩ／Ｏ回路と、こ
のＩ／Ｏ回路の動作に併せてレディ信号を前記中央演算
処理装置に送出するＩ／Ｏサイクル制御回路と、前記Ｉ
／Ｏ回路のリカバリータイムを満足している時に前記Ｉ
／Ｏデコーダから前記第１のチップセレクト信号を入力
した場合は前記第１のチップセレクト信号をそのまま第
２のチップセレクト信号として出力し前記リカバリータ
イムを満足していない時に前記第１のチップセレクト信
号を入力した場合は前記リカバリータイムを満足してか
ら前記第２のチップセレクト信号を出力するリカバリー
タイム保障回路とを含み、前記第２のチップセレクト信
号により前記入出力回路を選択することを特徴とする。
るＩ／Ｏアドレスをデコードして第１のチップセレクト
信号を出力する工／○デコーダと、入出力機器と前記中
央演算処理装置のデータ入出力を行うＩ／Ｏ回路と、こ
のＩ／Ｏ回路の動作に併せてレディ信号を前記中央演算
処理装置に送出するＩ／Ｏサイクル制御回路と、前記Ｉ
／Ｏ回路のリカバリータイムを満足している時に前記Ｉ
／Ｏデコーダから前記第１のチップセレクト信号を入力
した場合は前記第１のチップセレクト信号をそのまま第
２のチップセレクト信号として出力し前記リカバリータ
イムを満足していない時に前記第１のチップセレクト信
号を入力した場合は前記リカバリータイムを満足してか
ら前記第２のチップセレクト信号を出力するリカバリー
タイム保障回路とを含み、前記第２のチップセレクト信
号により前記入出力回路を選択することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、第３図
はそのタイミング図（第３図（ａ）に従来の工／○制御
回路のタイミングを参考のために示し、第３図（ｂ）に
本実施例のタイミングを示す）である。
はそのタイミング図（第３図（ａ）に従来の工／○制御
回路のタイミングを参考のために示し、第３図（ｂ）に
本実施例のタイミングを示す）である。
ＣＰ Ｕ １がある入出力機器４とデータ入出力を行う
とする場合、ＣＰＵＩの工／○アドレス１１をｌ／ＯＬ
ＳＩデコーダ２がデコードし、該当するｌ／ＯＬＳＩ３
のチップセレクト信号１２を生成しリカバリータイム保
障回路６に入力する。
とする場合、ＣＰＵＩの工／○アドレス１１をｌ／ＯＬ
ＳＩデコーダ２がデコードし、該当するｌ／ＯＬＳＩ３
のチップセレクト信号１２を生成しリカバリータイム保
障回路６に入力する。
リカバリータイム保障回路６は前回のチップセレクト信
号のオフ時からリカバリータイムを経過するまで内部信
号のＭＡＳＫ信号の出力し、チップセレクト信号１２と
ＭＡＳＫ信号と論理和をとったチップセレクト信号１４
をｌ／ＯＬＳＩ３に与える（第３図に示す部分Ａ）、す
なわち、リカバリータイムが満足されていればチップセ
レクト信号１２をそのまま千ツブセレクト信号１４とし
てｌ／ＯＬＳＩ３に与える。
号のオフ時からリカバリータイムを経過するまで内部信
号のＭＡＳＫ信号の出力し、チップセレクト信号１２と
ＭＡＳＫ信号と論理和をとったチップセレクト信号１４
をｌ／ＯＬＳＩ３に与える（第３図に示す部分Ａ）、す
なわち、リカバリータイムが満足されていればチップセ
レクト信号１２をそのまま千ツブセレクト信号１４とし
てｌ／ＯＬＳＩ３に与える。
一方、前回のチップセレクト信号のオフ時からリカバリ
ータイムが満足されないうちにチップセレクト信号１２
がリカバリータイム保障回路６に与えられるとＭＡＳＫ
信号が“１″になっている為ｌ／ＯＬＳＩ３のリカバリ
ータイムが保障されるまではチップセレクト信号１４を
出力しない。
ータイムが満足されないうちにチップセレクト信号１２
がリカバリータイム保障回路６に与えられるとＭＡＳＫ
信号が“１″になっている為ｌ／ＯＬＳＩ３のリカバリ
ータイムが保障されるまではチップセレクト信号１４を
出力しない。
時間が経過してリカバリータイムが満足されると、Ｍ
Ａ Ｓ Ｋ信号が”０′”になりここからチップセレク
ト信号１４をｌ／ＯＬＳＩ３に与え、Ｉ／Ｏアクセスが
実行される（第３図に示す部分Ｂ）。
Ａ Ｓ Ｋ信号が”０′”になりここからチップセレク
ト信号１４をｌ／ＯＬＳＩ３に与え、Ｉ／Ｏアクセスが
実行される（第３図に示す部分Ｂ）。
以上説明したように本発明は、Ｉ／Ｏ回路のリカバリー
タイム保障回路を従来のＩ／ＯデコータとＩ／Ｏ回路の
間に入れることにより、（１）プログラム中にハードウ
ェアの制限を守る為の余分な命令を削除することができ
る。
タイム保障回路を従来のＩ／ＯデコータとＩ／Ｏ回路の
間に入れることにより、（１）プログラム中にハードウ
ェアの制限を守る為の余分な命令を削除することができ
る。
（２）ソフトウェア共通化の場合、高速ＣＰＵに併せた
リカバリータイムがなくなるので、低速ＣＰＵでもこの
リカバリータイムによる性能低下がなくなる。
リカバリータイムがなくなるので、低速ＣＰＵでもこの
リカバリータイムによる性能低下がなくなる。
（３）従来のプログラムを高速ＣＰＵに対応させる場合
もＩｌｏのリカバリータイムの修正などの作業が不要と
なる。
もＩｌｏのリカバリータイムの修正などの作業が不要と
なる。
結局、ソフトウェア（コンパイラなど）にハードウェア
の性格が現れなくなり、ソフトウェア資産の共通化が計
れるという効果がある。
の性格が現れなくなり、ソフトウェア資産の共通化が計
れるという効果がある。
第１図は、本発明の一実施例のブロック図、第２図は従
来のＩ／Ｏ制御回路のブロック図、第３図は第１図に示
す実施例のタイミングを示す図である。 １・・・ＣＰＵ、２・・・ｌ／ＯＬＳＩデコーダ、３・
・・ｌ／ＯＬＳＩ、４・・・入出力機器、５・・・工／
○サイクル制御回路、６・・・リカバリータイム保障回
路。
来のＩ／Ｏ制御回路のブロック図、第３図は第１図に示
す実施例のタイミングを示す図である。 １・・・ＣＰＵ、２・・・ｌ／ＯＬＳＩデコーダ、３・
・・ｌ／ＯＬＳＩ、４・・・入出力機器、５・・・工／
○サイクル制御回路、６・・・リカバリータイム保障回
路。
Claims (1)
- 中央演算処理装置の出力するＩ／Ｏアドレスをデコード
して第１のチップセレクト信号を出力するＩ／Ｏデコー
ダと、入出力機器と前記中央演算処理装置のデータ入出
力を行うＩ／Ｏ回路と、このＩ／Ｏ回路の動作に併せて
レディ信号を前記中央演算処理装置に送出するＩ／Ｏサ
イクル制御回路と、前記Ｉ／Ｏ回路のリカバリータイム
を満足している時に前記Ｉ／Ｏデコーダから前記第１の
チップセレクト信号を入力した場合は前記第１のチップ
セレクト信号をそのまま第２のチップセレクト信号とし
て出力し前記リカバリータイムを満足していない時に前
記第１のチップセレクト信号を入力した場合は前記リカ
バリータイムを満足してから前記第２のチップセレクト
信号を出力するリカバリータイム保障回路とを含み、前
記第２のチップセレクト信号により前記入出力回路を選
択することを特徴とする入出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17472388A JPH0223457A (ja) | 1988-07-12 | 1988-07-12 | 入出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17472388A JPH0223457A (ja) | 1988-07-12 | 1988-07-12 | 入出力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223457A true JPH0223457A (ja) | 1990-01-25 |
Family
ID=15983527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17472388A Pending JPH0223457A (ja) | 1988-07-12 | 1988-07-12 | 入出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625847A (en) * | 1994-12-26 | 1997-04-29 | Kabushiki Kaisha Toshiba | High-speed ISA bus control system for changing command cycle execution speed by selectively using ISA bus controller and high-speed bus controller |
-
1988
- 1988-07-12 JP JP17472388A patent/JPH0223457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625847A (en) * | 1994-12-26 | 1997-04-29 | Kabushiki Kaisha Toshiba | High-speed ISA bus control system for changing command cycle execution speed by selectively using ISA bus controller and high-speed bus controller |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0223457A (ja) | 入出力制御回路 | |
| EP1177499B1 (en) | Processor and method of executing instructions from several instruction sources | |
| JPS59739A (ja) | マイクロプログラム処理装置における時間保障方式 | |
| JP2002055813A (ja) | データ処理装置 | |
| JPS63214804A (ja) | Ｐｌｃ用プロセツサ及びｐｌｃ | |
| JPH03136136A (ja) | 命令実行時刻制御方式 | |
| JPS60124746A (ja) | デ−タ処理装置 | |
| JPH0559449B2 (ja) | ||
| JP2004062427A (ja) | マイクロプロセッサ | |
| JPH0259829A (ja) | マイクロコンピュータ | |
| JPH02178837A (ja) | マイクロプログラムの調速方式 | |
| JPS61118840A (ja) | 電子計算機の制御方式 | |
| JPS62243032A (ja) | 情報処理装置 | |
| JPS6230452B2 (ja) | ||
| JPH04353927A (ja) | マイクロ・プロセッサ | |
| JPS61161509A (ja) | 高速シ−ケンス演算方式及びその装置 | |
| JPH03201135A (ja) | マイクロプロセッサ | |
| JPS60159958A (ja) | デ−タ転送制御回路 | |
| JPH01248237A (ja) | マイクロプロセッサ | |
| JPH0683986A (ja) | シングルチップ・マイクロコンピュータ | |
| JPH0412851B2 (ja) | ||
| JPH0481939A (ja) | マイクロコンピュータの制御方式 | |
| JPH04346129A (ja) | プログラムリピート制御方法及びプログラムリピート制御装置 | |
| JPH0236421A (ja) | シーケンサの基本命令処理方式 | |
| JPH03160525A (ja) | マイクロプロセッサ |