JPH045841A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH045841A JPH045841A JP2107160A JP10716090A JPH045841A JP H045841 A JPH045841 A JP H045841A JP 2107160 A JP2107160 A JP 2107160A JP 10716090 A JP10716090 A JP 10716090A JP H045841 A JPH045841 A JP H045841A
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- JP
- Japan
- Prior art keywords
- layer
- lsi
- chip
- metal
- metal wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、チップダイレクト実装を行う半導体装置に関
する。
する。
［従来の技術］
ＣＯＧ （チップオングラス）等のチップダイレクト実
装用のＬＳＩ（大規模集積回路）チップは、チップの周
囲部のみならず内側部にも接続用電極パッドが存在して
いる。このため、ＬＳＩチップを開発する当初からチッ
プダイレクト実装専用として設計する必要があり、他の
通常実装用ＬＳＩ。
装用のＬＳＩ（大規模集積回路）チップは、チップの周
囲部のみならず内側部にも接続用電極パッドが存在して
いる。このため、ＬＳＩチップを開発する当初からチッ
プダイレクト実装専用として設計する必要があり、他の
通常実装用ＬＳＩ。
例えばモールド実装用ＬＳＩ、ＴＡＢ （テープオトメ
イテドボンディング）実装用ＬＳＩ等をチップダイレク
ト実装用ＬＳＩへ流用することは難しい。また逆に、チ
ップダイレクト実装用ＬＳＩを通常実装用ＬＳＩへ流用
することも困難である。
イテドボンディング）実装用ＬＳＩ等をチップダイレク
ト実装用ＬＳＩへ流用することは難しい。また逆に、チ
ップダイレクト実装用ＬＳＩを通常実装用ＬＳＩへ流用
することも困難である。
［発明が解決しようとする課題］
当初からチップダイレクト実装専用として設計したとし
ても、接続用電極パッドが１層のメタル配線で形成され
ると、チップの内側部にある接続用電極パッドからワイ
ヤボンディング法によって結線を行うことができない。
ても、接続用電極パッドが１層のメタル配線で形成され
ると、チップの内側部にある接続用電極パッドからワイ
ヤボンディング法によって結線を行うことができない。
このため、チップ内側部の接続用電極パッドに関してそ
のＬＳＩの特性試験を行うことが難しく、通常実装用Ｌ
ＳＩに比して開発期間がどうしても長くなってしまうと
いう問題点があった。
のＬＳＩの特性試験を行うことが難しく、通常実装用Ｌ
ＳＩに比して開発期間がどうしても長くなってしまうと
いう問題点があった。
さらに、電源配線の処理、多数の回路に共通に必要な信
号線の処理、接続用電極パッド周辺の規定等により、通
常実装用ＬＳＩに比してチップサイズがどうしても大き
くなってしまうという問題点もあった。
号線の処理、接続用電極パッド周辺の規定等により、通
常実装用ＬＳＩに比してチップサイズがどうしても大き
くなってしまうという問題点もあった。
接続用電極パッド等のメタル配線層とチップダイレクト
実装用のメタル配線層との２層構造のメタル配線層を備
えるように構成すれば、上述の問題点が解消できしかも
通常実装用ＬＳＩとチップダイレクト実装用ＬＳＩとを
共用することが可能となる。しかしながら、メタル配線
層間のタロストーク等によって電気的特性の変化が生じ
るため、この種の構成をＬＳＩに実際に適用することは
非常に難しい。
実装用のメタル配線層との２層構造のメタル配線層を備
えるように構成すれば、上述の問題点が解消できしかも
通常実装用ＬＳＩとチップダイレクト実装用ＬＳＩとを
共用することが可能となる。しかしながら、メタル配線
層間のタロストーク等によって電気的特性の変化が生じ
るため、この種の構成をＬＳＩに実際に適用することは
非常に難しい。
従って本発明の目的は、通常実装用ＬＳＩを電気的特性
変化を与えることなく共用することが可能なチップダイ
レクト実装による半導体装置を提供することにある。
変化を与えることなく共用することが可能なチップダイ
レクト実装による半導体装置を提供することにある。
［課題を解決するための手段］
上述の目的を達成する本発明の要旨は、半導体チップ上
に設けられた第１メタル配線層の複数の電極と、半導体
チップ上の少なくとも一部に設けられており所定電位に
設定された第２メタル層と、第２メタル層上に設けられ
たチップダイレクト実装用の複数の電極パッドを有して
おりこれら複数の電極パッドと第１メタル配線層の前述
の複数の電極とを接続する第３メタル配線層とを備えた
ことにある。
に設けられた第１メタル配線層の複数の電極と、半導体
チップ上の少なくとも一部に設けられており所定電位に
設定された第２メタル層と、第２メタル層上に設けられ
たチップダイレクト実装用の複数の電極パッドを有して
おりこれら複数の電極パッドと第１メタル配線層の前述
の複数の電極とを接続する第３メタル配線層とを備えた
ことにある。
［作用］
通常実装用ＬＳＩで構成可能な半導体チップ上に設けら
れた第１メタル配線層の電極が第３メタル配線によりそ
の第３メタル配線層の電極パッドに接続されている。第
３メタル配線層がチップダイレクト実装用として構成さ
れているため、通常実装用ＬＳＩをチップダイレクト実
装することができる。第１メタル配線層と第３メタル配
線層との間に、所定電位に設定された第２メタル層が設
けられているので、第１メタル配線の電気的影響が第３
メタル配線に及ぼされる恐れがない。
れた第１メタル配線層の電極が第３メタル配線によりそ
の第３メタル配線層の電極パッドに接続されている。第
３メタル配線層がチップダイレクト実装用として構成さ
れているため、通常実装用ＬＳＩをチップダイレクト実
装することができる。第１メタル配線層と第３メタル配
線層との間に、所定電位に設定された第２メタル層が設
けられているので、第１メタル配線の電気的影響が第３
メタル配線に及ぼされる恐れがない。
［実施例］
以下図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例としてチップダイレクト実装
した半導体装置の構成を概略的に示す平面図である。
した半導体装置の構成を概略的に示す平面図である。
同図において、１０は例えばモールド実装用、ＴＡＢ実
装用等の通常実装用のＬＳＩチップ、１１はＬＳＩチッ
プ１０上に設けられた第１．メタル配線層の接続用電極
パッドをそれぞれ示している。
装用等の通常実装用のＬＳＩチップ、１１はＬＳＩチッ
プ１０上に設けられた第１．メタル配線層の接続用電極
パッドをそれぞれ示している。
ＬＳＩチップ１０の回路部のほぼ全域を覆うように第２
メタル層１２が積層されている。この第２メタル層１２
は、一定の電位、例えば電源電位又はアス電位に維持さ
れている。なお、第２メタル層１２が回路部の必ずしも
全域を覆う必要はない。
メタル層１２が積層されている。この第２メタル層１２
は、一定の電位、例えば電源電位又はアス電位に維持さ
れている。なお、第２メタル層１２が回路部の必ずしも
全域を覆う必要はない。
第２メタル層１２の上には、第３メタル配線層が積層さ
れている。この第３メタル配線層は、メタル配線パター
ン１３と接続用電極パッド１４とから主として構成され
ている。
れている。この第３メタル配線層は、メタル配線パター
ン１３と接続用電極パッド１４とから主として構成され
ている。
接続用電極パッド１４は、チップダイレクト実装用の接
続用電極であり、第３メタル配線層のこれら接続用電極
パッド１４と第１メタル配線層の接続用電極パッド１１
とがメタル配線パターン１３によって電気的に接続され
ている。なお、第１図において、接続用電極パッド１１
及び１４の形状は四角と丸で表されているが、これらは
両者の区別を容易にするために便宜的に行われているも
のであり、実際の形状はこれらと異なる。
続用電極であり、第３メタル配線層のこれら接続用電極
パッド１４と第１メタル配線層の接続用電極パッド１１
とがメタル配線パターン１３によって電気的に接続され
ている。なお、第１図において、接続用電極パッド１１
及び１４の形状は四角と丸で表されているが、これらは
両者の区別を容易にするために便宜的に行われているも
のであり、実際の形状はこれらと異なる。
上述したように、第３メタル配線層のメタル配線パター
ン１３によって、第１メタル配線層の接続用電極パッド
ＩＩから第３メタル配線層の接続用電極パッド１４まで
配線されているため、通常実装用ＬＳＩとチップダイレ
クト実装用ＬＳＩとを共用することができる。
ン１３によって、第１メタル配線層の接続用電極パッド
ＩＩから第３メタル配線層の接続用電極パッド１４まで
配線されているため、通常実装用ＬＳＩとチップダイレ
クト実装用ＬＳＩとを共用することができる。
このため、通常実装用ＬＳＩを開発し、それをチップダ
イレクト実装用ＬＳＩ化することが可能となり、−度に
２機種のＬＳＩ開発が行えることとなる。しかも、ワイ
ヤボンディング法によって全ての接続用電極パッドの結
線を行うことができるので、そのＬＳＩの特性試験を容
易にかつ迅速に行うことができる。
イレクト実装用ＬＳＩ化することが可能となり、−度に
２機種のＬＳＩ開発が行えることとなる。しかも、ワイ
ヤボンディング法によって全ての接続用電極パッドの結
線を行うことができるので、そのＬＳＩの特性試験を容
易にかつ迅速に行うことができる。
しかも、既存の通常実装用ＬＳＩのチップダイレクト実
装用ＬＳＩ化及び既存のチップダイレクト実装用ＬＳＩ
の通常実装用ＬＳＩ化を図ることが可能となるため、開
発期間の短縮化、開発機種数の減少化及びチップサイズ
の縮小化が行え、効率の良いＬＳＩ開発を行うことが可
能となる。
装用ＬＳＩ化及び既存のチップダイレクト実装用ＬＳＩ
の通常実装用ＬＳＩ化を図ることが可能となるため、開
発期間の短縮化、開発機種数の減少化及びチップサイズ
の縮小化が行え、効率の良いＬＳＩ開発を行うことが可
能となる。
また、第２メタル層１２が一定の電位に維持されている
ため、第１メタル配線層と第３メタル配線層との間のク
ロストークを抑制することができるという非常に大きな
利便が得られる。
ため、第１メタル配線層と第３メタル配線層との間のク
ロストークを抑制することができるという非常に大きな
利便が得られる。
しかも、第２メタル層Ｉ２を電源配線層とすることも可
能であるため、電源配線に関するＬＳＩ設計の自由度が
大幅に大となる。
能であるため、電源配線に関するＬＳＩ設計の自由度が
大幅に大となる。
［発明の効果］
以上詳細に説明したように本発明によれば、半導体チッ
プ上に設けられた第１メタル配線層の複数の電極と、半
導体チップ上の少なくとも一部に設けられており所定電
位に設定された第２メタル層と、第２メタル層上に設け
られたチップダイレクト実装用の複数の電極パッドを有
しておりこれら複数の電極パッドと第１メタル配線層の
前述の複数の電極とを接続する第３メタル配線層とを備
えているため、通常実装用ＬＳＩを電気的特性変化を与
えることなく共用することが可能なチップダイレクト実
装による半導体装置を得ることができる。
プ上に設けられた第１メタル配線層の複数の電極と、半
導体チップ上の少なくとも一部に設けられており所定電
位に設定された第２メタル層と、第２メタル層上に設け
られたチップダイレクト実装用の複数の電極パッドを有
しておりこれら複数の電極パッドと第１メタル配線層の
前述の複数の電極とを接続する第３メタル配線層とを備
えているため、通常実装用ＬＳＩを電気的特性変化を与
えることなく共用することが可能なチップダイレクト実
装による半導体装置を得ることができる。
その結果、既存の通常実装用ＬＳＩをチップダイレクト
実装用ＬＳＩ化することが可能であり、しかも同時に２
機種の開発が行える。また、全ての接続用電極パッドに
ついて特性試験を容易にかつ迅速に行うことができるた
め、開発期間の短縮化、開発機種数の減少化を図ること
ができ、産業上非常に有効である。
実装用ＬＳＩ化することが可能であり、しかも同時に２
機種の開発が行える。また、全ての接続用電極パッドに
ついて特性試験を容易にかつ迅速に行うことができるた
め、開発期間の短縮化、開発機種数の減少化を図ること
ができ、産業上非常に有効である。
第１図は本発明の一実施例の構成を概略的に示す平面図
である。 １０・・・・・・ＬＳＩチップ、１１、Ｉ４・・・・・
・接続用電極パッド、１２・・・・・・第２メタル層、
１３・・・・・・メタル配線パターン。
である。 １０・・・・・・ＬＳＩチップ、１１、Ｉ４・・・・・
・接続用電極パッド、１２・・・・・・第２メタル層、
１３・・・・・・メタル配線パターン。
Claims (1)
- 半導体チップ上に設けられた第１メタル配線層の複数
の電極と、該半導体チップ上の少なくとも一部に設けら
れており所定電位に設定された第２メタル層と、該第２
メタル層上に設けられたチップダイレクト実装用の複数
の電極パッドを有しており該複数の電極パッドと前記第
１メタル配線層の前記複数の電極とを接続する第３メタ
ル配線層とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107160A JP2533810B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107160A JP2533810B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH045841A true JPH045841A (ja) | 1992-01-09 |
| JP2533810B2 JP2533810B2 (ja) | 1996-09-11 |
Family
ID=14452017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107160A Expired - Lifetime JP2533810B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533810B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7288846B2 (en) | 1997-09-11 | 2007-10-30 | Oki Electric Industry Co., Ltd. | Semiconductor chip having pads with plural junctions for different assembly methods |
-
1990
- 1990-04-23 JP JP2107160A patent/JP2533810B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7288846B2 (en) | 1997-09-11 | 2007-10-30 | Oki Electric Industry Co., Ltd. | Semiconductor chip having pads with plural junctions for different assembly methods |
| US7309915B2 (en) | 1997-09-11 | 2007-12-18 | Oki Electric Industry Co., Ltd. | Semiconductor chip having pads with plural junctions for different assembly methods |
| US7344968B2 (en) | 1997-09-11 | 2008-03-18 | Oki Electric Industry Co., Ltd. | Semiconductor chip having pads with plural junctions for different assembly methods |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2533810B2 (ja) | 1996-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100627 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |