JPH0736782A - 記憶階層拡張システム - Google Patents
記憶階層拡張システムInfo
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- JPH0736782A JPH0736782A JP5178409A JP17840993A JPH0736782A JP H0736782 A JPH0736782 A JP H0736782A JP 5178409 A JP5178409 A JP 5178409A JP 17840993 A JP17840993 A JP 17840993A JP H0736782 A JPH0736782 A JP H0736782A
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- Japan
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- access control
- request
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 本発明は主記憶装置と接続されるメモリアク
セス制御装置において、システム要求性能に応じて記憶
階層数を追加、削除することにより、下位モデルから上
位モデル迄コストパフォーマンスにすぐれた柔軟なメモ
リ系を構成する方式を提供することにある。 【構成】 複数の演算処理装置とメインメモリ装置、お
よび演算処理装置とメインメモリ装置に接続され、演算
処理装置からのメモリアクセス要求を処理するメモリア
クセス制御装置を備えた情報処理装置において、演算処
理装置とメモリアクセス制御装置との間に、演算処理装
置のインタフェース条件とメモリアクセス制御装置側の
インタフェース条件を演算処理装置とメモリアクセス制
御装置との間のインタフェース条件と同一としたキャッ
シュ記憶を接続する。
セス制御装置において、システム要求性能に応じて記憶
階層数を追加、削除することにより、下位モデルから上
位モデル迄コストパフォーマンスにすぐれた柔軟なメモ
リ系を構成する方式を提供することにある。 【構成】 複数の演算処理装置とメインメモリ装置、お
よび演算処理装置とメインメモリ装置に接続され、演算
処理装置からのメモリアクセス要求を処理するメモリア
クセス制御装置を備えた情報処理装置において、演算処
理装置とメモリアクセス制御装置との間に、演算処理装
置のインタフェース条件とメモリアクセス制御装置側の
インタフェース条件を演算処理装置とメモリアクセス制
御装置との間のインタフェース条件と同一としたキャッ
シュ記憶を接続する。
Description
【０００１】
【産業上の利用分野】本発明は主記憶装置と接続される
メモリアクセス制御装置において、システム要求性能に
応じて記憶階層数を追加，削除することができる記憶階
層拡張システムに関する。
メモリアクセス制御装置において、システム要求性能に
応じて記憶階層数を追加，削除することができる記憶階
層拡張システムに関する。
【０００２】
【従来の技術】従来特開昭５９−５３５５号公報に示さ
れるように、高速小容量のメモリ１０と低速大容量のメ
モリ１１とを備えた仮想スタックを高速でアクセスする
技術が示されている。しかし、近年システム性能向上の
ためにとられているプロセッサのマルチ化は考慮されて
いない。このプロセッサのマルチ化にともないメモリ系
性能としても１プロセッサしか具備しないコンピュータ
メーカ提供のシリーズの下位モデルから多数のプロセッ
サしか具備しない上位モデルまで幅広い性能レンジに対
処する必要がある。
れるように、高速小容量のメモリ１０と低速大容量のメ
モリ１１とを備えた仮想スタックを高速でアクセスする
技術が示されている。しかし、近年システム性能向上の
ためにとられているプロセッサのマルチ化は考慮されて
いない。このプロセッサのマルチ化にともないメモリ系
性能としても１プロセッサしか具備しないコンピュータ
メーカ提供のシリーズの下位モデルから多数のプロセッ
サしか具備しない上位モデルまで幅広い性能レンジに対
処する必要がある。
【０００３】第１にメモリ系に対し上位モデルに耐え得
る処理性能が得られるよう上位モデルと下位モデルとを
共用設計する方法と、第２に上位モデルと下位モデルと
を別々に設計する方法がある。
る処理性能が得られるよう上位モデルと下位モデルとを
共用設計する方法と、第２に上位モデルと下位モデルと
を別々に設計する方法がある。
【０００４】
【発明が解決しようとする課題】第１の方法では開発工
数は減少するもののモデルに対応したコストパフォーマ
ンスの最適化は困難なものとなる。また、第２の方法で
は、モデル毎に別設計となるため開発に時間がかかると
いう欠点がある。
数は減少するもののモデルに対応したコストパフォーマ
ンスの最適化は困難なものとなる。また、第２の方法で
は、モデル毎に別設計となるため開発に時間がかかると
いう欠点がある。
【０００５】すなわち、本発明の目的は、メモリ性能と
して１プロセッサから多プロセッサまで幅広い性能レン
ジに対処でき、モデル毎に対応したコストパフォーマン
スの最適化を実現できる記憶階層拡張システムを提供す
ることにある。
して１プロセッサから多プロセッサまで幅広い性能レン
ジに対処でき、モデル毎に対応したコストパフォーマン
スの最適化を実現できる記憶階層拡張システムを提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明のシステムは、演
算処理装置と、この演算処理装置からの処理結果やデー
タを記憶する主記憶装置と、この主記憶装置に対する演
算処理装置からのメモリアクセス要求を処理するメモリ
アクセス制御装置とを備えたシステムであって、前記演
算処理装置から前記メモリアクセス制御装置に対するイ
ンタフェース条件と前記メモリアクセス制御装置から前
記演算処理装置へのインタフェース条件とを同一にする
中間キャッシュ記憶装置を前記演算処理装置と前記メモ
リアクセス制御装置との間に配置することを特徴とす
る。
算処理装置と、この演算処理装置からの処理結果やデー
タを記憶する主記憶装置と、この主記憶装置に対する演
算処理装置からのメモリアクセス要求を処理するメモリ
アクセス制御装置とを備えたシステムであって、前記演
算処理装置から前記メモリアクセス制御装置に対するイ
ンタフェース条件と前記メモリアクセス制御装置から前
記演算処理装置へのインタフェース条件とを同一にする
中間キャッシュ記憶装置を前記演算処理装置と前記メモ
リアクセス制御装置との間に配置することを特徴とす
る。
【０００７】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【０００８】図１を参照すると本発明の一実施例は、内
部にキャッシュメモリを有する演算処理装置（以下ＥＰ
Ｕ）１０，この演算処理装置とは別個に入出力処理を行
う入出力処理装置（以下ＩＯＰ）２０，これら処理装置
１０および２０からの処理結果やデータを記憶する主記
憶装置（以下ＭＭＵ）３００，およびこのＭＭＵ３００
に対するＥＰＵ１０やＩＯＰ２０からのメモリアクセス
要求を処理するメモリアクセス制御装置２００を備えて
いる。本発明の一実施例では、メモリ要求性能が低い下
位モデルでは、図２に示すように、ＥＰＵ１０やＩＯＰ
２０がメモリアクセス制御装置２００に直接接続する２
階層構成を採用する。しかしメモリ要求性能が高い上位
モデルでは、図３に示すように、ＥＰＵ１０やＩＯＰ２
０とメモリアクセス制御装置２００との間に中間キャッ
シュ記憶１００を挿入する３階層構成がとられる。
部にキャッシュメモリを有する演算処理装置（以下ＥＰ
Ｕ）１０，この演算処理装置とは別個に入出力処理を行
う入出力処理装置（以下ＩＯＰ）２０，これら処理装置
１０および２０からの処理結果やデータを記憶する主記
憶装置（以下ＭＭＵ）３００，およびこのＭＭＵ３００
に対するＥＰＵ１０やＩＯＰ２０からのメモリアクセス
要求を処理するメモリアクセス制御装置２００を備えて
いる。本発明の一実施例では、メモリ要求性能が低い下
位モデルでは、図２に示すように、ＥＰＵ１０やＩＯＰ
２０がメモリアクセス制御装置２００に直接接続する２
階層構成を採用する。しかしメモリ要求性能が高い上位
モデルでは、図３に示すように、ＥＰＵ１０やＩＯＰ２
０とメモリアクセス制御装置２００との間に中間キャッ
シュ記憶１００を挿入する３階層構成がとられる。
【０００９】この中間キャッシュ記憶１００のインタフ
ェース条件は、ＥＰＵ１０とＭＭＵ３００との間のイン
タフェース条件と同一にする。
ェース条件は、ＥＰＵ１０とＭＭＵ３００との間のイン
タフェース条件と同一にする。
【００１０】この中間キャッシュ１００は、ＥＰＵ１０
からパスＡ１を介して与えられるメモリアクセス要求に
応答するＥＰＵリクエストリプライ部１０１，ＩＯＰ２
０からパスＢ１を介して与えられるメモリアクセス要求
に応答するＩＯＰリクエストリプライ部１０２，これら
リプライ部１０１や１０２で受付けたリクエストがキャ
ッシュ記憶１０７にあるデータを要求した場合はキャッ
シュ記憶１０７にアクセスし、キャッシュ記憶１０７に
データがない、すなわちミスセットしたときはＥＰＵ／
ＩＯＰリクエストインタフェース部１０３にリクセスト
を供給するキャッシュ制御部１０６，このキャッシュ制
御部１０６でリクエストのミスセットと判断されたとき
供給されたリクエストを出力するＥＰＵ／ＩＯＰリクエ
ストインタフェース部１０３，このインタフェース部１
０３から与えられたＥＰＵリクエストをパスＡ２に出力
するメモリアクセス制御装置ＥＰＵインタフェース部１
０４，および変換部１０３で変換されたＩＯＰリクエス
トをパスＢ２に出力するメモリアクセス制御装置ＩＯＰ
インタフェース部１０５を含む。
からパスＡ１を介して与えられるメモリアクセス要求に
応答するＥＰＵリクエストリプライ部１０１，ＩＯＰ２
０からパスＢ１を介して与えられるメモリアクセス要求
に応答するＩＯＰリクエストリプライ部１０２，これら
リプライ部１０１や１０２で受付けたリクエストがキャ
ッシュ記憶１０７にあるデータを要求した場合はキャッ
シュ記憶１０７にアクセスし、キャッシュ記憶１０７に
データがない、すなわちミスセットしたときはＥＰＵ／
ＩＯＰリクエストインタフェース部１０３にリクセスト
を供給するキャッシュ制御部１０６，このキャッシュ制
御部１０６でリクエストのミスセットと判断されたとき
供給されたリクエストを出力するＥＰＵ／ＩＯＰリクエ
ストインタフェース部１０３，このインタフェース部１
０３から与えられたＥＰＵリクエストをパスＡ２に出力
するメモリアクセス制御装置ＥＰＵインタフェース部１
０４，および変換部１０３で変換されたＩＯＰリクエス
トをパスＢ２に出力するメモリアクセス制御装置ＩＯＰ
インタフェース部１０５を含む。
【００１１】なお、メモリアクセス制御装置２００は、
メモリアクセス制御装置ＥＰＵインタフェース部１０４
からパスＡ２を介して与えられるリクエストを受付け、
処理結果をパスＡ２に返すＥＰＵリクエストリプライ部
２０１，メモリアクセス制御装置ＩＯＰインタフェース
部１０５からパスＢ２を介して与えられるリクエストを
受付け処理結果をパスＢ２に返すＩＯＰリクエストリプ
ライ部２０２およびこれらリプライ部２０１および２０
２からのリクエストをＭＭＵ３００に対し出力しＭＭＵ
３００からの処理結果をリプライ部２０１，２０２に返
すメモリアクセス制御部２０３を含む。
メモリアクセス制御装置ＥＰＵインタフェース部１０４
からパスＡ２を介して与えられるリクエストを受付け、
処理結果をパスＡ２に返すＥＰＵリクエストリプライ部
２０１，メモリアクセス制御装置ＩＯＰインタフェース
部１０５からパスＢ２を介して与えられるリクエストを
受付け処理結果をパスＢ２に返すＩＯＰリクエストリプ
ライ部２０２およびこれらリプライ部２０１および２０
２からのリクエストをＭＭＵ３００に対し出力しＭＭＵ
３００からの処理結果をリプライ部２０１，２０２に返
すメモリアクセス制御部２０３を含む。
【００１２】本発明の一実施例の特徴の１つであるパス
Ａ１およびＡ２のインタフェース仕様はＥＰＵ１０とメ
モリアクセス制御装置２００のインタフェース条件と同
一である。さらにパスＢ１やＢ２のインタフェース仕様
はＩＯＰ２０とメモリアクセス制御装置２００のインタ
フェース条件と同一である。これらインタフェース仕様
とはコマンド仕様およびデータ転送の仕方をいう。
Ａ１およびＡ２のインタフェース仕様はＥＰＵ１０とメ
モリアクセス制御装置２００のインタフェース条件と同
一である。さらにパスＢ１やＢ２のインタフェース仕様
はＩＯＰ２０とメモリアクセス制御装置２００のインタ
フェース条件と同一である。これらインタフェース仕様
とはコマンド仕様およびデータ転送の仕方をいう。
【００１３】次に本発明の一実施例の動作について詳細
に説明する。
に説明する。
【００１４】図１を参照すると、ＥＰＵ１０からパスＡ
１を介して与えられるメモリリクエストは、ＥＰＵリク
エストリプライ部１０１で受付けられる。また、ＩＯＰ
２０からパスＢ１を介して与えられるメモリリクエスト
は、ＩＯＰリクエストリプライ部１０２で受付けられ
る。これらリプライ部１０１および１０２で受取られた
リクエストはキャッシュ制御部１０６に供給される。リ
クエストで要求されたデータがキャッシュ記憶１０７に
記憶されているときは、リクエストはキャッシュ記憶１
０７に対しアクセスされる。キャッシュ記憶１０７に所
望のデータが記憶されていないときには、リクエストは
ミスヒットのリクエストとしてＥＰＵ／ＩＯＰリクエス
トインタフェース部１０３に供給される。ＥＰＵ／ＩＯ
Ｐリクエストインタフェース部１０３に供給されたミス
ヒットのリクエストはそれぞれメモリアクセス制御装置
ＥＰＵインタフェース部１０４およびメモリアクセス制
御装置ＩＯＰインタフェース部１０５に出力される。こ
れら変換されたミスヒットのリクエストは、パスＡ２ま
たはＢ２を介してメモリアクセス制御装置２００に出力
される。メモリアクセス制御装置２００内のＥＰＵリク
エストリプライ部２０１はパスＡ２を介してメモリアク
セス制御装置ＥＰＵインタフェース部１０４を介して与
えられるミスヒットのリクエストを受付け、メモリアク
セス制御部２０３に出力される。このメモリアクセス制
御部２０３に出力されたリクエストはＭＭＵ３００に供
給される。ＭＭＵ３００は与えられたリクエストに応答
して処理結果を発生し、メモリアクセス制御部２０３に
供給する。この処理結果は、メモリアクセス制御部２０
３からＥＰＵリクエストリプライ部２０１，パスＡ２，
メモリアクセス制御装置ＥＰＵインタフェース部１０
４，ＥＰＵ／ＩＯＰリクエストインタフェース部１０
３，ＥＰＵリクエストリプライ部１０１およびパスＡ１
を介してＥＰＵ１０に供給する。
１を介して与えられるメモリリクエストは、ＥＰＵリク
エストリプライ部１０１で受付けられる。また、ＩＯＰ
２０からパスＢ１を介して与えられるメモリリクエスト
は、ＩＯＰリクエストリプライ部１０２で受付けられ
る。これらリプライ部１０１および１０２で受取られた
リクエストはキャッシュ制御部１０６に供給される。リ
クエストで要求されたデータがキャッシュ記憶１０７に
記憶されているときは、リクエストはキャッシュ記憶１
０７に対しアクセスされる。キャッシュ記憶１０７に所
望のデータが記憶されていないときには、リクエストは
ミスヒットのリクエストとしてＥＰＵ／ＩＯＰリクエス
トインタフェース部１０３に供給される。ＥＰＵ／ＩＯ
Ｐリクエストインタフェース部１０３に供給されたミス
ヒットのリクエストはそれぞれメモリアクセス制御装置
ＥＰＵインタフェース部１０４およびメモリアクセス制
御装置ＩＯＰインタフェース部１０５に出力される。こ
れら変換されたミスヒットのリクエストは、パスＡ２ま
たはＢ２を介してメモリアクセス制御装置２００に出力
される。メモリアクセス制御装置２００内のＥＰＵリク
エストリプライ部２０１はパスＡ２を介してメモリアク
セス制御装置ＥＰＵインタフェース部１０４を介して与
えられるミスヒットのリクエストを受付け、メモリアク
セス制御部２０３に出力される。このメモリアクセス制
御部２０３に出力されたリクエストはＭＭＵ３００に供
給される。ＭＭＵ３００は与えられたリクエストに応答
して処理結果を発生し、メモリアクセス制御部２０３に
供給する。この処理結果は、メモリアクセス制御部２０
３からＥＰＵリクエストリプライ部２０１，パスＡ２，
メモリアクセス制御装置ＥＰＵインタフェース部１０
４，ＥＰＵ／ＩＯＰリクエストインタフェース部１０
３，ＥＰＵリクエストリプライ部１０１およびパスＡ１
を介してＥＰＵ１０に供給する。
【００１５】ＩＯＰ２０からのリクエストでキャッシュ
記憶１０７に対しミスヒットした場合リクエストはＥＰ
Ｕ／ＩＯＰリクエストインタフェース部１０３，メモリ
アクセス制御装置ＩＯＰインタフェース部１０５，パス
Ｂ２，ＩＯＰリクエストリプライ部２０２およびメモリ
アクセス制御部２０３を介してＭＭＵ３００に供給され
る。ＭＭＵ３００は与えられたリクエストに応答して処
理結果を発生し、メモリアクセス制御部３０３に供給す
る。この処理結果は、メモリアクセス制御部２０３から
ＩＯＰリクエストリプライ部２０２，パスＢ２，メモリ
アクセス制御装置ＩＯＰインタフェース部１０５，ＥＰ
Ｕ／ＩＯＰリクエストインタフェース部１０３，ＩＯＰ
リクエストリプライ部１０２，およびパスＢ１を介して
ＩＯＰ２０に戻される。
記憶１０７に対しミスヒットした場合リクエストはＥＰ
Ｕ／ＩＯＰリクエストインタフェース部１０３，メモリ
アクセス制御装置ＩＯＰインタフェース部１０５，パス
Ｂ２，ＩＯＰリクエストリプライ部２０２およびメモリ
アクセス制御部２０３を介してＭＭＵ３００に供給され
る。ＭＭＵ３００は与えられたリクエストに応答して処
理結果を発生し、メモリアクセス制御部３０３に供給す
る。この処理結果は、メモリアクセス制御部２０３から
ＩＯＰリクエストリプライ部２０２，パスＢ２，メモリ
アクセス制御装置ＩＯＰインタフェース部１０５，ＥＰ
Ｕ／ＩＯＰリクエストインタフェース部１０３，ＩＯＰ
リクエストリプライ部１０２，およびパスＢ１を介して
ＩＯＰ２０に戻される。
【００１６】この実施例において、中間キャッシュ記憶
１００にＥＰＵリクエストリプライ部１０１を複数備え
ることによりＥＰＵ１０の台数の拡張も容易にできる。
１００にＥＰＵリクエストリプライ部１０１を複数備え
ることによりＥＰＵ１０の台数の拡張も容易にできる。
【００１７】図２には、メモリ要求性能が低い下位モデ
ルを示している。図２を参照すると、このシステムは中
間キャッシュ記憶１００なしの構成であり、ＥＰＵ１０
やＩＯＰ２０がメモリアクセス制御装置２００に直接接
続する２階層構成が実現できる。
ルを示している。図２を参照すると、このシステムは中
間キャッシュ記憶１００なしの構成であり、ＥＰＵ１０
やＩＯＰ２０がメモリアクセス制御装置２００に直接接
続する２階層構成が実現できる。
【００１８】図３には、メモリ要求性能が高い上位モデ
ルを示している。
ルを示している。
【００１９】図３を参照すると、このシステムは中間キ
ャッシュ記憶を備えた構成であり、ＥＰＵ１０やＩＯＰ
２０とメモリアクセス制御装置２００との間に中間キャ
ッシュ記憶１００を挿入する３階層構成が実現できる。
ャッシュ記憶を備えた構成であり、ＥＰＵ１０やＩＯＰ
２０とメモリアクセス制御装置２００との間に中間キャ
ッシュ記憶１００を挿入する３階層構成が実現できる。
【００２０】
【発明の効果】本発明は、メモリ性能として１プロセッ
サの下位モデルから多プロセッサの上位モデルまで幅広
い性能レンジに対処でき、さらに上位モデルや下位モデ
ルそれぞれのコストパフォーマンスの最適化が実現でき
る。
サの下位モデルから多プロセッサの上位モデルまで幅広
い性能レンジに対処でき、さらに上位モデルや下位モデ
ルそれぞれのコストパフォーマンスの最適化が実現でき
る。
【図１】本発明の一実施例を示す図
【図２】本発明の一実施例で２階層にした図
【図３】本発明の一実施例で３階層にした図
１０ 演算処理装置 ２０ 入出力処理装置 １００ 中間キャッシュ記憶 １０１ ＥＰＵリクエストリプライ部 １０２ ＩＯＰリクエストリプライ部 １０３ ＥＰＵ／ＩＯＰリクエストインタフェース部 １０４ メモリアクセス制御装置ＥＰＵインタフェー
ス部 １０５ メモリアクセス制御装置ＩＯＰインタフェー
ス部 １０６ キャッシュ制御部 １０７ キャッシュ記憶 ２００ メモリアクセス制御装置 ２０１ ＥＰＵリクエストリプライ部 ２０２ ＩＯＰリクエストリプライ部 ２０３ メモリアクセス制御部 ３００ 主記憶装置
ス部 １０５ メモリアクセス制御装置ＩＯＰインタフェー
ス部 １０６ キャッシュ制御部 １０７ キャッシュ記憶 ２００ メモリアクセス制御装置 ２０１ ＥＰＵリクエストリプライ部 ２０２ ＩＯＰリクエストリプライ部 ２０３ メモリアクセス制御部 ３００ 主記憶装置
Claims (2)
- 【請求項１】 演算処理装置と、この演算処理装置から
の処理結果やデータを記憶する主記憶装置と、この主記
憶装置に対する演算処理装置からのメモリアクセス要求
を処理するメモリアクセス制御装置とを備えたシステム
であって、前記演算処理装置から前記メモリアクセス制
御装置に対するインタフェース条件と前記メモリアクセ
ス制御装置から前記演算処理装置へのインタフェース条
件とを同一にする中間キャッシュ記憶装置を前記演算処
理装置と前記メモリアクセス制御装置との間に配置する
ことを特徴とする記憶階層拡張システム。 - 【請求項２】 前記中間キャッシュ記憶装置は前記演算
処理装置から前記メモリアクセス制御装置に対するリク
エストを受付ける演算処理装置リクエストリプライ部
と、この演算処理装置リクエストリプライ部で受付けた
リクエストのインタフェース条件と同一条件で前記メモ
リアクセス制御装置との間の信号の授受を行うためのメ
モリアクセス制御装置演算処理装置インタフェース部と
を有することを特徴とする請求項１記載の記憶階層拡張
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178409A JPH0736782A (ja) | 1993-07-20 | 1993-07-20 | 記憶階層拡張システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5178409A JPH0736782A (ja) | 1993-07-20 | 1993-07-20 | 記憶階層拡張システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736782A true JPH0736782A (ja) | 1995-02-07 |
Family
ID=16047992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5178409A Pending JPH0736782A (ja) | 1993-07-20 | 1993-07-20 | 記憶階層拡張システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736782A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0460748A (ja) * | 1990-06-28 | 1992-02-26 | Nec Corp | プロセッサ拡張方式 |
-
1993
- 1993-07-20 JP JP5178409A patent/JPH0736782A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0460748A (ja) * | 1990-06-28 | 1992-02-26 | Nec Corp | プロセッサ拡張方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961008 |