JPH0460773A - レイアウト検証装置 - Google Patents
レイアウト検証装置Info
- Publication number
- JPH0460773A JPH0460773A JP2171717A JP17171790A JPH0460773A JP H0460773 A JPH0460773 A JP H0460773A JP 2171717 A JP2171717 A JP 2171717A JP 17171790 A JP17171790 A JP 17171790A JP H0460773 A JPH0460773 A JP H0460773A
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- JP
- Japan
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- information
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- extracted
- iii
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩ等の設計においてレイアウト検証を行う
レイアウト検証装置に利用する。
レイアウト検証装置に利用する。
本発明は、回路素子のレイアウト作成の基準となった接
続情報（１）と、レイアウト情報から抽出した接続情報
（ＩＩ）との照合を行うレイアウト検証装置において、 レイアウトから接続情報を得る方法では抽出できない非
抽出素子に関する情報を接続情報（ＩＩＩ）から除去し
た後、接続情報（ＩＩ）と照合することにより、 疑似エラーの発生を削減したものである。
続情報（１）と、レイアウト情報から抽出した接続情報
（ＩＩ）との照合を行うレイアウト検証装置において、 レイアウトから接続情報を得る方法では抽出できない非
抽出素子に関する情報を接続情報（ＩＩＩ）から除去し
た後、接続情報（ＩＩ）と照合することにより、 疑似エラーの発生を削減したものである。
従来、この種のレイアウト検証装置では、ＬＳ■等のレ
イアウト情報から接続情報を抽出する際、図形演算処理
の制限から、多結晶シリコン配線で作成された抵抗素子
やデプレッション形ＭＯ３ＦＥＴで構成された抵抗素子
を、一般配線として認識してしまい、抵抗素子としての
抽出が困難といった問題点があった。そのため、抵抗素
子を認識させるた給の特別なデータをレイアウト上に作
成していた。
イアウト情報から接続情報を抽出する際、図形演算処理
の制限から、多結晶シリコン配線で作成された抵抗素子
やデプレッション形ＭＯ３ＦＥＴで構成された抵抗素子
を、一般配線として認識してしまい、抵抗素子としての
抽出が困難といった問題点があった。そのため、抵抗素
子を認識させるた給の特別なデータをレイアウト上に作
成していた。
前述した従来のレイアウト検証装置では、ＬＳＩ等のレ
イアウト情報から接続情報を抽出する際、図形演算処理
の制限から、多結晶シリコン配線で作成された抵抗素子
やデプレッション形ＭＯ３ＦＥＴで構成された抵抗素子
を、一般配線として認識してしまい、抵抗素子としての
抽出が困難であった。その結果、レイアウト情報から抽
出された接続情報には抵抗素子の情報が欠落しているた
約、レイアウト作成の基準となった接続情報と照合する
と、疑似エラーが出力されることになる。
イアウト情報から接続情報を抽出する際、図形演算処理
の制限から、多結晶シリコン配線で作成された抵抗素子
やデプレッション形ＭＯ３ＦＥＴで構成された抵抗素子
を、一般配線として認識してしまい、抵抗素子としての
抽出が困難であった。その結果、レイアウト情報から抽
出された接続情報には抵抗素子の情報が欠落しているた
約、レイアウト作成の基準となった接続情報と照合する
と、疑似エラーが出力されることになる。
一般に、レイアウト検証装置は照合結果に対して大量の
エラーメツセージを出力するが、その中から真のエラー
と疑似エラーとを分類する作業は人手で行うた約、分類
作業に大量の工数を費やしたり、真のエラーを見逃す危
険性もある。そのた約、レイアウト検証装置には疑似エ
ラー出力を極力削減することが要求される。
エラーメツセージを出力するが、その中から真のエラー
と疑似エラーとを分類する作業は人手で行うた約、分類
作業に大量の工数を費やしたり、真のエラーを見逃す危
険性もある。そのた約、レイアウト検証装置には疑似エ
ラー出力を極力削減することが要求される。
これを避ける手段として、図形演算で抵抗素子を認識さ
せるた約の特別なデータをレイアウト上に作成すること
があるが、工数面および信頼性の面で問題があった。
せるた約の特別なデータをレイアウト上に作成すること
があるが、工数面および信頼性の面で問題があった。
本発明の目的は、前述の問題点を解消することにより、
疑似エラーの発生を削減したレイアウト検証装置を提供
することにある。
疑似エラーの発生を削減したレイアウト検証装置を提供
することにある。
本発明は、回路素子のレイアウト作成の基準となった第
一の接続情報（ＩＩＩ）と、レイアウト情報から抽出し
た第二の接続情報（ＩＩ）とを入力し照合を行う手段を
備えたレイアウト検証装置において、レイアウト情報か
ら第二の接続情報（ＩＩ）を得る方法では抽出できない
非抽出素子に関する情報を前記第一の接続情報（１）か
ら除去した第三の接続情報（ＩＩＩ）を生成する処理手
段と、この生成された第三の接続情報（ＤＩ）と前記第
二の接続情報（Ｉ［）とを照合し照合結果を出力する照
合手段とを備えたことを特徴とする。
一の接続情報（ＩＩＩ）と、レイアウト情報から抽出し
た第二の接続情報（ＩＩ）とを入力し照合を行う手段を
備えたレイアウト検証装置において、レイアウト情報か
ら第二の接続情報（ＩＩ）を得る方法では抽出できない
非抽出素子に関する情報を前記第一の接続情報（１）か
ら除去した第三の接続情報（ＩＩＩ）を生成する処理手
段と、この生成された第三の接続情報（ＤＩ）と前記第
二の接続情報（Ｉ［）とを照合し照合結果を出力する照
合手段とを備えたことを特徴とする。
また、本発明は、前記処理手段は、別途入力される非抽
出素子情報およびその非抽出素子を除去した後の回路の
接続情報を含む制御情報に基づき前記第三の接続情報（
ＩＩＩ）を生成する手段を含むことができる。
出素子情報およびその非抽出素子を除去した後の回路の
接続情報を含む制御情報に基づき前記第三の接続情報（
ＩＩＩ）を生成する手段を含むことができる。
処理手段は、レイアウト検証における照合処理に先立ち
、レイアウト作成の基準となった接続情報（ＩＩＩ）か
ら、別途入力される図形演算では認識できない素子に関
する情報を削除して、接続情報（ＩＩＩ）として出力す
る。そして、照合手段は、この接続情報（ＩＩＩ）と接
続情報（ＩＩ）とを照合し照合結果を出力する。
、レイアウト作成の基準となった接続情報（ＩＩＩ）か
ら、別途入力される図形演算では認識できない素子に関
する情報を削除して、接続情報（ＩＩＩ）として出力す
る。そして、照合手段は、この接続情報（ＩＩＩ）と接
続情報（ＩＩ）とを照合し照合結果を出力する。
従って、非抽出素子に関する疑似エラーの発生はなくな
り、疑似エラーの発生を削減することができる。
り、疑似エラーの発生を削減することができる。
以下、本発明の実施例について図面を参照して説胡する
。
。
第１図は本発明の第一実施例を示すブロック構成図であ
る。
る。
本実施例のレイアウト検証装置１０は、回路素子のレイ
アウト作成の基準となった第一の接続情報（ＩＯ２と、
レイアウト情報から抽出した第二の接続情報（［）１４
とを入力し照合を行う手段を備えたレイアウト検証装置
において、 本発明の特徴とするところの、 レイアウト情報から接続情報（Ｉ［）１４を得る方法で
は抽出できない非抽出素子に関する情報としての、当該
非抽出素子情報および当該非抽出素子を除去した後の回
路の接続情報を含む外部から入力される制御情報１５に
基づき、入力された接続情報（ＩＯ２から非抽出素子に
関する情報を除去した第三の接続情報（ＩＩＩ）１６を
生成する処理手段としての処理部１１と、この生成され
た接続情報（ＩＩＩ）１６と接続情報（ＩｒＯ２とを照
合し照合結果１７を出力する照合部１２とを備えている
。
アウト作成の基準となった第一の接続情報（ＩＯ２と、
レイアウト情報から抽出した第二の接続情報（［）１４
とを入力し照合を行う手段を備えたレイアウト検証装置
において、 本発明の特徴とするところの、 レイアウト情報から接続情報（Ｉ［）１４を得る方法で
は抽出できない非抽出素子に関する情報としての、当該
非抽出素子情報および当該非抽出素子を除去した後の回
路の接続情報を含む外部から入力される制御情報１５に
基づき、入力された接続情報（ＩＯ２から非抽出素子に
関する情報を除去した第三の接続情報（ＩＩＩ）１６を
生成する処理手段としての処理部１１と、この生成され
た接続情報（ＩＩＩ）１６と接続情報（ＩｒＯ２とを照
合し照合結果１７を出力する照合部１２とを備えている
。
次に、本第二実施例の動作について説明する。
処理部１１は、制御情報１５に従って接続情報（ＩＩＩ
）１３上から指定された素子（非抽出素子）を短絡除去
し接続情報（ＩＩＩ）１６を出力する。照合Ｂ１２は、
処理部１１から出力された接続情報（ＩＩＩ）１６ と
接続情報（［０４とを照合し、照合結果１７を出力する
。
）１３上から指定された素子（非抽出素子）を短絡除去
し接続情報（ＩＩＩ）１６を出力する。照合Ｂ１２は、
処理部１１から出力された接続情報（ＩＩＩ）１６ と
接続情報（［０４とを照合し、照合結果１７を出力する
。
次に、処理部１１の動作について具体例をあげて説明す
る。
る。
第２図に示す回路図イメージが、接続情報（ＩＩＩ）１
３として第３図に示す書式で与えられたとする。第３図
において、ＮＥＴｌ、ＮＥＴ２、ＮＥＴ４およびＮ Ｅ
Ｔ ５はネット、ＮＶＩおよびＮＶ２はインバータ、
Ｒは抵抗、２１．２３および２５はピンＡ、ならびに２
２．２４および２６はピンＹである。いま、接続情報（
ＩＯ２を基準として作成したレイアウトから接続情報（
ＩＩ）１４を抽８する場合、図形演算等の制限により抵
抗Ｒが認識できず、配線とみなされてしまったとする。
３として第３図に示す書式で与えられたとする。第３図
において、ＮＥＴｌ、ＮＥＴ２、ＮＥＴ４およびＮ Ｅ
Ｔ ５はネット、ＮＶＩおよびＮＶ２はインバータ、
Ｒは抵抗、２１．２３および２５はピンＡ、ならびに２
２．２４および２６はピンＹである。いま、接続情報（
ＩＯ２を基準として作成したレイアウトから接続情報（
ＩＩ）１４を抽８する場合、図形演算等の制限により抵
抗Ｒが認識できず、配線とみなされてしまったとする。
その結果、接続情報（Ｉ［）１４は第４図に示す回路図
イメージとなり、第５図に示す書式で与えられることに
なる。このまま第３図の接続情報（１）１３と第５図の
接続情報（ＩＩ）１４とを照合すると、抵抗Ｒが接続情
報（ＩＩ）１４に存在しないため疑似エラーが出力され
ることになる。
イメージとなり、第５図に示す書式で与えられることに
なる。このまま第３図の接続情報（１）１３と第５図の
接続情報（ＩＩ）１４とを照合すると、抵抗Ｒが接続情
報（ＩＩ）１４に存在しないため疑似エラーが出力され
ることになる。
いま、処理部１１に第６図に示す書式で抵抗Ｒの短絡除
去指定が入力されたとする。ここで、指定順３１は短絡
除去の指定を表す識別子である。また、指定順３２は短
絡除去の短縮となる素子を指定しており、この例では抵
抗Ｒである。指定順３３は抵抗Ｒを除去した後にインバ
ータＮＶＩのピンＹ２２と、インバータＮＶ２のピンＡ
２５を接続するネット名の指定で、この例ではＮＥＴ３
である。
去指定が入力されたとする。ここで、指定順３１は短絡
除去の指定を表す識別子である。また、指定順３２は短
絡除去の短縮となる素子を指定しており、この例では抵
抗Ｒである。指定順３３は抵抗Ｒを除去した後にインバ
ータＮＶＩのピンＹ２２と、インバータＮＶ２のピンＡ
２５を接続するネット名の指定で、この例ではＮＥＴ３
である。
処理部１１は、第３図の接続情報（ＩＯ２から抵抗Ｒに
関する記述を削除するとともに、抵抗Ｒに接続するネッ
ト名をＮＥＴ３に置き換えることで、第７図に示す接続
情報（ＩＩＩ）１６を出力する。
関する記述を削除するとともに、抵抗Ｒに接続するネッ
ト名をＮＥＴ３に置き換えることで、第７図に示す接続
情報（ＩＩＩ）１６を出力する。
これは明らかに、第５図の接続情報（ＩＩ）１４と等価
な接続情報を有していることがわかる。従って、照合時
において抵抗Ｒに関する疑似エラーは発生しない。第８
図に接続情報（ＩＩＩ）１６の回路図イメージを示す。
な接続情報を有していることがわかる。従って、照合時
において抵抗Ｒに関する疑似エラーは発生しない。第８
図に接続情報（ＩＩＩ）１６の回路図イメージを示す。
次に、本発明の第二実施例について説明する。
本第二実施例の基本的な構成は、第１図の第一実施例と
同様で、入力される制御情報１６の形式が異なり、それ
に対応して処理部１１の処理が異なる。
同様で、入力される制御情報１６の形式が異なり、それ
に対応して処理部１１の処理が異なる。
第９図は本第二実施例において、処理部１１に与える制
御情報１５を示す説明図である。第６図に示した第一実
施例との相違点は、抵抗Ｒを除去した後に、インバータ
ＮＶＩのピンＹ２２と、インバータＮＶ２のピンＡ２５
とを接続するネットの名前として、抵抗ＲのピンＡに接
続していたネットの名前を採用する指定の例である。指
定順４２がその指定に相当する。なお、指定順４１は短
絡除去の指定を表す識別子である。
御情報１５を示す説明図である。第６図に示した第一実
施例との相違点は、抵抗Ｒを除去した後に、インバータ
ＮＶＩのピンＹ２２と、インバータＮＶ２のピンＡ２５
とを接続するネットの名前として、抵抗ＲのピンＡに接
続していたネットの名前を採用する指定の例である。指
定順４２がその指定に相当する。なお、指定順４１は短
絡除去の指定を表す識別子である。
第１０図に処理後の接続情報（ＩＩＩ）１６を、第１１
図にその回路図イメージを示す。
図にその回路図イメージを示す。
以上説明したように、本発明は、照合を行う前に、接続
情報（ＩＩＩ）から非抽出素子に関する情報を短絡除去
することにより、レイアウト検証における疑似エラーを
削減する効果がある。
情報（ＩＩＩ）から非抽出素子に関する情報を短絡除去
することにより、レイアウト検証における疑似エラーを
削減する効果がある。
第１図は本発明の一実施例を示すブロック構成図。
第２図はその接続情報（ＩＩＩ）の回路図イメージを示
す図。 第３図はその接続情報（ＩＩＩ）の書式例を示す図。 第４図はその接続情報（ＩＩ）の回路図イメージを示す
図。 第５図はその接続情報（ＩＩ）の書式例を示す図。 第６図はその制御情報の書式例を示す図。 第７図はその接続情報（Ｉ［Ｉ）の書式例を示す図。 第８図はその接続情報（ＤＩ）の回路図イメージを示す
図。 第９図は本発明の第二実施例における制御情報の書式例
を示す図。 第１０図はその接続情報（ＩＩＩ）の書式例を示す図。 第１１図はその接続情報（１）の回路図イメージを示す
図。 ｌＯ・・・レイアウト検証装置、１１・・・処理部、１
２・・・照合部、１３・・・接続情報（ｒ）、１４・・
・接続情報（ＩＩ）、１５・・・制御情報、１６・・・
接続情報（Ｉｔｌ）、１７・・・照合結果、２１．２３
．２５・・・ピンＡ、２２．２４．２６・・・ピン￥１
３１．３２．３３．４１．４２−・・指定項、ＮＥＴＩ
〜ＮＥＴ５・・・ネット、ＮＶＩ、ＮＶ２・・・インバ
ータ、Ｒ・・・抵抗。
す図。 第３図はその接続情報（ＩＩＩ）の書式例を示す図。 第４図はその接続情報（ＩＩ）の回路図イメージを示す
図。 第５図はその接続情報（ＩＩ）の書式例を示す図。 第６図はその制御情報の書式例を示す図。 第７図はその接続情報（Ｉ［Ｉ）の書式例を示す図。 第８図はその接続情報（ＤＩ）の回路図イメージを示す
図。 第９図は本発明の第二実施例における制御情報の書式例
を示す図。 第１０図はその接続情報（ＩＩＩ）の書式例を示す図。 第１１図はその接続情報（１）の回路図イメージを示す
図。 ｌＯ・・・レイアウト検証装置、１１・・・処理部、１
２・・・照合部、１３・・・接続情報（ｒ）、１４・・
・接続情報（ＩＩ）、１５・・・制御情報、１６・・・
接続情報（Ｉｔｌ）、１７・・・照合結果、２１．２３
．２５・・・ピンＡ、２２．２４．２６・・・ピン￥１
３１．３２．３３．４１．４２−・・指定項、ＮＥＴＩ
〜ＮＥＴ５・・・ネット、ＮＶＩ、ＮＶ２・・・インバ
ータ、Ｒ・・・抵抗。
Claims (1)
- 【特許請求の範囲】 １、回路素子のレイアウト作成の基準となった第一の接
続情報（ I ）と、レイアウト情報から抽出した第二の
接続情報（II）とを入力し照合を行う手段を備えたレイ
アウト検証装置において、レイアウト情報から第二の接
続情報（II）を得る方法では抽出できない非抽出素子に
関する情報を前記第一の接続情報（ I ）から除去した
第三の接続情報（III）を生成する処理手段と、 この生成された第三の接続情報（III）と前記第二の接
続情報（II）とを照合し照合結果を出力する照合手段と を備えたことを特徴とするレイアウト検証装置。 ２、前記処理手段は、別途入力される非抽出素子情報お
よびその非抽出素子を除去した後の回路の接続情報を含
む制御情報に基づき前記第三の接続情報（III）を生成
する手段を含む請求項１記載のレイアウト検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171717A JPH0460773A (ja) | 1990-06-28 | 1990-06-28 | レイアウト検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171717A JPH0460773A (ja) | 1990-06-28 | 1990-06-28 | レイアウト検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0460773A true JPH0460773A (ja) | 1992-02-26 |
Family
ID=15928369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171717A Pending JPH0460773A (ja) | 1990-06-28 | 1990-06-28 | レイアウト検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0460773A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0367372A (ja) * | 1989-08-04 | 1991-03-22 | Dainippon Printing Co Ltd | 集積回路マスクパターンの検証方法 |
-
1990
- 1990-06-28 JP JP2171717A patent/JPH0460773A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0367372A (ja) * | 1989-08-04 | 1991-03-22 | Dainippon Printing Co Ltd | 集積回路マスクパターンの検証方法 |
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