JPS626659B2 - - Google Patents
Info
- Publication number
- JPS626659B2 JPS626659B2 JP52021236A JP2123677A JPS626659B2 JP S626659 B2 JPS626659 B2 JP S626659B2 JP 52021236 A JP52021236 A JP 52021236A JP 2123677 A JP2123677 A JP 2123677A JP S626659 B2 JPS626659 B2 JP S626659B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- transistor
- diffusion layer
- diode
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Protection Of Static Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はサイリスタ動作（以下、ラツチ・アツ
プという）を抑制せしめた相補形絶縁ゲート電界
効果トランジスタ（以下、CMOSという）に関す
る。
プという）を抑制せしめた相補形絶縁ゲート電界
効果トランジスタ（以下、CMOSという）に関す
る。
従来、第１図に示す様にCMOS装置には、ｐチ
ヤネルトランジスタT1のｐ形ドレイン拡散層と
ｎ形基板とのpn接合と、ｎチヤネルトランジス
タT2のｎ形ドレイン拡散層とｐウエルとのpn接
合により実質的にダイオードD1及びD2が形成さ
れており、出力端子D0に印加する電圧を電源電
圧Ｖcc又は接地点電位附近にそれぞれクランプし
ている。しかしながら、電源電圧Ｖccよりも極め
て大きい電圧が印加された場合には上記二つの
pn接合でラツチ・アツプを生じ、従つて誤動作
若しくは素子破壊は免れ得ないものであつた。
ヤネルトランジスタT1のｐ形ドレイン拡散層と
ｎ形基板とのpn接合と、ｎチヤネルトランジス
タT2のｎ形ドレイン拡散層とｐウエルとのpn接
合により実質的にダイオードD1及びD2が形成さ
れており、出力端子D0に印加する電圧を電源電
圧Ｖcc又は接地点電位附近にそれぞれクランプし
ている。しかしながら、電源電圧Ｖccよりも極め
て大きい電圧が印加された場合には上記二つの
pn接合でラツチ・アツプを生じ、従つて誤動作
若しくは素子破壊は免れ得ないものであつた。
本発明の目的は、上記の欠点を除去して、ラツ
チ・アツプを抑制せしめたCMOSを提供すること
である。
チ・アツプを抑制せしめたCMOSを提供すること
である。
次に本発明を図面を参照して説明する。
第２図及び第３図は本発明の一実施例を示す
CMOSが形成された半導体基板の断面図及びその
等価回路図を示し、ｎ形基板１と、P+形ドレイ
ン拡散層７、n+形拡散層９を介して前記基板１
に接続するP+形ソース拡散層７′及びゲート絶縁
膜４′、シリコンゲート電極５からなるｐチヤネ
ルトランジスタT1と、P+形拡散層１０を介して
ｐウエル２に接続するn+形ソース拡散層８′、n+
形ドレイン拡散層８及びゲート絶縁膜４、シリコ
ンゲート電極６からなるｎチヤネルトランジスタ
T2と、絶縁膜３上に形成され、前記P+形ドレイ
ン拡散層７に接続するｐ形多結晶シリコン薄膜
５′と前記シリコン薄膜５′に接合し、前記n+形
ドレイン拡散層８に接続するｎ形多結晶シリコン
薄膜６′からなるダイオードD3を含む。また等価
回路図に示されているダイオードD1はP+形ドレ
イン拡散層７とｎ形基板１によるpn接合で、ま
たダイオードD2はn+形ドレイン拡散層８とｐウ
エル２によるpn接合でそれぞれ形成されている
ものであり、出力端子D0はｎ形シリコン薄膜
６′とn+形ドレイン拡散層８との接続点から引き
出される。更に第４図に示す電圧一電流特性はダ
イオードD3のものであり、ｐ形不純物を1019cm-3
程度、ｎ形不純物を1020〜1021cm-3程度に添加し
た場合の順方向飽和電圧ＶFは0.5V、降伏電圧Ｖ
Bは−4V程度である。
CMOSが形成された半導体基板の断面図及びその
等価回路図を示し、ｎ形基板１と、P+形ドレイ
ン拡散層７、n+形拡散層９を介して前記基板１
に接続するP+形ソース拡散層７′及びゲート絶縁
膜４′、シリコンゲート電極５からなるｐチヤネ
ルトランジスタT1と、P+形拡散層１０を介して
ｐウエル２に接続するn+形ソース拡散層８′、n+
形ドレイン拡散層８及びゲート絶縁膜４、シリコ
ンゲート電極６からなるｎチヤネルトランジスタ
T2と、絶縁膜３上に形成され、前記P+形ドレイ
ン拡散層７に接続するｐ形多結晶シリコン薄膜
５′と前記シリコン薄膜５′に接合し、前記n+形
ドレイン拡散層８に接続するｎ形多結晶シリコン
薄膜６′からなるダイオードD3を含む。また等価
回路図に示されているダイオードD1はP+形ドレ
イン拡散層７とｎ形基板１によるpn接合で、ま
たダイオードD2はn+形ドレイン拡散層８とｐウ
エル２によるpn接合でそれぞれ形成されている
ものであり、出力端子D0はｎ形シリコン薄膜
６′とn+形ドレイン拡散層８との接続点から引き
出される。更に第４図に示す電圧一電流特性はダ
イオードD3のものであり、ｐ形不純物を1019cm-3
程度、ｎ形不純物を1020〜1021cm-3程度に添加し
た場合の順方向飽和電圧ＶFは0.5V、降伏電圧Ｖ
Bは−4V程度である。
本発明によれば、出力端子D0に印加し、ラツ
チ・アツプを生ぜしめる電圧は少なくもダイオー
ドD3を降伏させ、更に基板内に形成されたそれ
ぞれの接合を順方向にバイアスするだけの大きさ
を有しなければならず従つて、前記ラツチ・アツ
プを生ぜしめる電圧は降伏電圧ＶBだけ拡大され
ることとなり、多結晶シリコン薄膜への不純物添
加量によつては降伏電圧ＶBをかなりの大きさに
することができるため、ラツチ・アツプを抑制す
る上で本発明は極めて有用なものである。また、
上記ダイオードD3はシリコンゲート電極と共に
形成することができるため、製造工程を増加する
ことなく、更に高集積密度化が可能である。
チ・アツプを生ぜしめる電圧は少なくもダイオー
ドD3を降伏させ、更に基板内に形成されたそれ
ぞれの接合を順方向にバイアスするだけの大きさ
を有しなければならず従つて、前記ラツチ・アツ
プを生ぜしめる電圧は降伏電圧ＶBだけ拡大され
ることとなり、多結晶シリコン薄膜への不純物添
加量によつては降伏電圧ＶBをかなりの大きさに
することができるため、ラツチ・アツプを抑制す
る上で本発明は極めて有用なものである。また、
上記ダイオードD3はシリコンゲート電極と共に
形成することができるため、製造工程を増加する
ことなく、更に高集積密度化が可能である。
第１図は従来のCMOSの等価回路図、第２図及
び第３図は本発明の一実施例を示す図及びその等
価回路図、第４図は多結晶シリコンダイオードの
電圧一電流特性を示す図である。 １…ｎ形基板、２…ｐウエル、３…フイールド
絶縁膜、４，４′…ゲート絶縁膜、５，６…シリ
コンゲート電極、５′…ｐ形多結晶シリコン薄
膜、６′…ｎ形多結晶シリコン薄膜。
び第３図は本発明の一実施例を示す図及びその等
価回路図、第４図は多結晶シリコンダイオードの
電圧一電流特性を示す図である。 １…ｎ形基板、２…ｐウエル、３…フイールド
絶縁膜、４，４′…ゲート絶縁膜、５，６…シリ
コンゲート電極、５′…ｐ形多結晶シリコン薄
膜、６′…ｎ形多結晶シリコン薄膜。
Claims (1)
- １ 一導電型トランジスタの出力端と逆導電型ト
ランジスタの出力端とを直列に接続し、その接続
点から出力をとり出すようにした相補型絶縁ゲー
ト電界効果トランジスタにおいて、前記一導電型
トランジスタの出力端と前記逆導電型トランジス
タの出力端との間に順方向にダイオードが接続さ
れ、前記ダイオードのカソード側から出力端子が
とり出されていることを特徴とする相補型絶縁ゲ
ート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123677A JPS53105985A (en) | 1977-02-28 | 1977-02-28 | Conmplementary-type insulating gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123677A JPS53105985A (en) | 1977-02-28 | 1977-02-28 | Conmplementary-type insulating gate field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53105985A JPS53105985A (en) | 1978-09-14 |
| JPS626659B2 true JPS626659B2 (ja) | 1987-02-12 |
Family
ID=12049397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123677A Granted JPS53105985A (en) | 1977-02-28 | 1977-02-28 | Conmplementary-type insulating gate field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53105985A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2929869C2 (de) * | 1979-07-24 | 1986-04-30 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte CMOS-Inverterschaltungsanordnung |
| JPS5664465A (en) * | 1979-10-29 | 1981-06-01 | Seiko Epson Corp | C-mos integrated circuit |
| JPS5663874A (en) * | 1979-10-29 | 1981-05-30 | Hitachi Metals Ltd | Hard tool material |
| JPS61185962A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | 相補型ｍｏｓ集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5191681A (ja) * | 1975-01-22 | 1976-08-11 | ||
| JPS593103B2 (ja) * | 1977-07-07 | 1984-01-23 | 三菱電機株式会社 | 不平衡負荷補正装置 |
-
1977
- 1977-02-28 JP JP2123677A patent/JPS53105985A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53105985A (en) | 1978-09-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950006477B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP3174043B2 (ja) | ラツチアツプ保護回路を有する集積回路 | |
| JPS626659B2 (ja) | ||
| JPH0654796B2 (ja) | 複合半導体装置 | |
| US5497011A (en) | Semiconductor memory device and a method of using the same | |
| TW202111911A (zh) | 低觸發電壓靜電放電防護元件 | |
| JPS6042630B2 (ja) | 半導体装置 | |
| US6781804B1 (en) | Protection of the logic well of a component including an integrated MOS power transistor | |
| JP2584500B2 (ja) | Ｂｉ−ｃｍｏｓ半導体装置 | |
| JPS6050062B2 (ja) | 半導体集積回路装置 | |
| JP3199857B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JP2557984B2 (ja) | 半導体装置の入力保護回路 | |
| JP2022143051A5 (ja) | ||
| JP3036905B2 (ja) | 相補型ｍｉｓ半導体装置 | |
| JPS60254651A (ja) | Ｃｍｏｓ回路の入力保護回路 | |
| JP2671304B2 (ja) | 論理回路 | |
| JPS62104068A (ja) | 半導体集積回路装置 | |
| JPH0342680Y2 (ja) | ||
| JPH0464184B2 (ja) | ||
| JPS63249363A (ja) | 半導体装置 | |
| JPH0367347B2 (ja) | ||
| JPH0252426B2 (ja) | ||
| JPH04317372A (ja) | 半導体記憶装置 | |
| JPH06188376A (ja) | 半導体装置 | |
| JPS6011469B2 (ja) | 半導体集積回路装置 |