JPH0464261A - 半導体メモリ装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、半導体メモリ装置例えばＤＲＡＭ　（ダイナ
ミック・ランダム・アクセス・メモリ）に係わる。

［発明の概要〕 本発明は、半導体メモリ装置例えばＤＲＡＭに係わり、
半導体基体のメモリセル形成部間の素子間分離絶縁層下
の深い位置に不純物の注入領域を形成して、α線照射に
よって発生した電荷の少くとも一方の極性の電荷のメモ
リ形成部への入り込みを阻止するポテンシャルバリアを
形成するか吸収させてα線による電荷発生に基づくメモ
リセルへの影響を抑制するようにする。

他の本発明においては、共通の半導体基体にｐ型及びｎ
型のウェルが設けられ各ウェル内にｎチャンネル絶縁ゲ
ート、Ｐチャンネル絶縁ゲート（以下ｎ−ＭＯ３，ｐ−
ＭＯ３という）トランジスタが形成された構成を採る場
合において、これらウェル内の深い位置に１つの導電型
の不純物の注入領域を形成して各ウェルの不純物濃度を
増加させるか減少させるようにしてＭＯ３Ｉ−ランジス
タに向うα線によって発生した電荷の少くとも一方の極
性の電荷に対するポテンシャルバリアを形成するように
する。

〔従来の技術〕

半導体メモリ装置、例えばスタックド・ＤＲＡＭＡよ、
例えば第５図にその路線的断面図を示すように、半導体
基体（１）の−主面のメモリセル形成部以外のフィール
ド部に選択的熱酸化による厚い素子間絶縁分離層（２）
が形成され、素子間絶縁分離層（２）によって囲まれる
メモリセル形成部に例えば対のメモリセルのトランスフ
ァゲートトランジスタすなわち対のそれぞれ第１の多結
晶半導体層よりなるトランスファゲート電極（３）がそ
れぞれ熱酸化等よりなるゲート絶縁層（４）を介して形
成され、これをマスクに両ゲート電極（４）間に両トラ
ンジスタに対して共通のソース／ドレイン領域（５）を
形成すると共に各ゲート電極（４）の両側にそれぞれ独
立にソース／ドレイン領域（５）が形成される。そして
、各トランジスタの独立のソース／ドレイン６ｉ　域（
５）にコンタクトして第２の多結晶半導体層よりなる下
層のキャパシタ電極（６）がオーミックにコンタクトさ
れ、これの上に誘電体層（７）を介して第３の多結晶半
導体層よりなる上部のキャパシタ電極を構成する対向電
極（８）が形成されて、メモリ容量が形成されてなる。

（９）は両ゲート電極（３）間の共通のソース／ドレイ
ン領域（５）にオーミックにコンタクトされたＭ等より
なるビット電極（ビット線）　、（１０）及び（１１）
は眉間絶縁層、（１２）はチャンネルストップ領域を示
す。

このような構成によるＤＲＡＭにおいて、データ破壊を
起こすα線貫通に伴う電荷発生による影響を小さくする
対処がなされている。このα線照射による電荷（キャリ
ア：電子・ホール）の発生は、基体表面から数１０ｔＩ
ｍで多く発生する。通常このα線に対する対策は、キャ
パシタ構成部のソース／ドレイン領域（５）の面積を小
さくするとか、キャパシタ電極（６）及び（８）の対向
面積をできるだけ大にしてすなわちキャパシタの容量を
できるだけ大にしてα線による影響を小さくするとかの
方法が採られている。

しかしながら、このようなα線対策を採る場合、そのキ
ャパシタの容量を大とする場合にはその面積が大きくな
るという問題があり、またソース／ドレイン領域（５）
の面積を小さくすることは、トランスファゲートトラン
ジスタの特性上の制約から充分では内という問題がある
。

〔発明が解決しようとする課題］ 本発明は、上述したα線対策に対する諸制約に係わりな
く、確実にα線による電荷発生に基づく影響を回避する
ことができるようにする。

〔課題を解決するための手段〕

第１の本発明においては、第１図及び第２図Ｂにその要
部の路線的断面図を示すように、半導体基体（１）の各
メモリセル形成部（１３）間に形成される素子間分離絶
縁層（２）下の比較的深い位置にすなわち素子間分離絶
縁層（２）から離間した位置にメモリセル形成部（１３
）下に臨んで不純物のイオン注入領域（１４）を形成す
る。このようにして、α線によって半導体基体（１）中
に発生した電荷の少（とも一方の極性の電荷、すなわち
電子若しくはホールがメモリセルに向うことを阻止する
ポテンシャルバリアを形成するか、この電荷を吸収させ
る。

また、他の本発明においては第３図Ｃにその要部の路線
的断面図を示すように、共通の半導体基体（１）に第１
及び第２の導電型ウェル（２１）及び（２２）を形成し
、これらウェル（２１）及び（２２）にそれぞれこれと
逆導電型チャンネルのＭＯＳトランジスタが形成された
半導体メモリ装置において、上記各ウェル（２１）及び
（２２）内の深い位置に両ウェル（２１）及び（２２）
に差し渡って共通に１つの導電型の不純物の注入領域輯
３）を形成してウェル（２１）及び（２２）にそれぞれ
その一方の不純物濃度を増加させる領域と、他方の不純
物を減少させる領域とを形成する。

尚、第１回〜第３図において第４図と対応する部分には
同一符号を付して示す。

〔作用〕

第１の本発明は、半導体基体（１）のいわば内部に、メ
モリセル形成部に臨んで不純物注入領域（１４）を形成
するものであるが、この不純物注入領域（１４）が例え
ばメモリセル形成部（１３）における領域と同導電型す
なわち例えば図示のようにメモリセルのトランスファゲ
ートトランジスタがｎチャンネルＭＯ３）ランジスタで
、このトランジスタ形成部の基体領域がＰ型で基体（１
）に不純物イオン注入によって形成された不純物注入領
域（１４）がｎ型の高不純物濃度領域である場合、この
領域（１４）と基体領域とのｐ−−ｐ接合におけるビル
トインポテンシャルがメモリセル形成部（１３）下に突
出するように生じる。したがってこの場合α線照射によ
って基体（１）中に発生した電荷は、上述のｐ−−ｐ構
成であるときは特に電子がこのビルトインポテンシャル
によるバリアによって押し戻されて基体（１）の表面側
、すなわちメモリセルへの形成部へと入り込むことが阻
害されることからメモリセルへのα線による影響が抑制
される。

そして、また同様にメモリセルを構成するＰｖｉ○Ｓト
ランジスタがｎチャンネルでメモリセル形成部を含む基
体領域がＰ型であるものの、不純物注入領域（１４）が
これとは異るｎ型である場合は、上述のα線で発生した
電荷の電子は、この領域（１４）に吸収され、この場合
においても、メモリセル形成部への電子の入り込みは効
果的に抑制される。

更に、例えばメモリセルのＭＯＳ）ランジスタがｐチャ
ンネル型構成をとり、このメモリセル形成部（１３）の
基体領域が低不純物濃度のＰ型の場合、不純物注入領域
（１４）は、これと同導電型のＰ型である場合は、α線
によって発生した電荷のうち上述したとは逆極性のホー
ルに対してのポテンシャルバリアの形成、或いはホール
の吸収を行うことができる。

このように不純物注入領域（１４）を、メモリセル形成
部（１３）に臨んで形成することによって、α線によっ
て基体内部で発生した電荷（電子・ホール）の少くとも
一方の極性の電荷を阻止ないしは吸収させるようにした
ので、メモリセルへのα線照射に基づく電荷発生による
影響を効果的に回避することができる。

また、他の本発明においては、例えばＣ−ＭＯ５構成を
有するＤＲＡＭあるいはＤＲＡＭにおける例えばＣ−Ｍ
Ｏ３構成を採る部分におけるｎ型ウェル及びｎ型ウェル
へのｎチャンネル及びＰチャンネルの両導電型のＭＯＳ
）ランジスタを形成する場合において、その両導電型の
ウェルに対し共通に−の導電型例えばｎ型の不純物注入
領域（２３）を設けてＰ型ウェルについてはその濃度を
大にする領域を形成し、他方のｎ型ウェルにおいてはこ
れに導入されたＰ型不純物による相殺によって濃度すな
わち多数キャリアの減少がなされた領域を形成したこと
によって、第４図にそれぞれのウェル（２１）及び（２
２）における価電子帯Ｅｖと、伝導帯Ｅｃのバンドモデ
ル図を示すように、例えばｎ型ウェルにおいて第４図Ａ
に示すようにその深層部に、他部より低不純物濃度の領
域によるホールに対するバリアΔｂｈが形成され、例え
ばｎ型のウェルにおいて第４図Ｂに示すように、その深
層部に高不純物濃度の領域による電子に対するバリアΔ
ｂｅが形成されるので、基体（１）の内部で、すなわち
深層部でα線によって電荷が発生しても各ウェル（２１
）及び（２２）においてその表面に形成された各素子、
例えばＭＯＳトランジスタへの電荷の入り込みの阻止が
なされる。尚、第４図Ａ及びＢにおいてＥ、はフェルミ
レベルを示す。

［実施例］ 第２図を参照して第１の本発明を説明する。第２図Ａに
示すように、半導体基体の例えばｌ単結晶シリコン半導
体基体（１）を用意し、そのＰ型領域部の表面に素子間
分離絶縁層の形成部に開口（３１）を有する耐酸化マス
ク層（３２）を形成する。このマスク層（３２）は、熱
酸化等によってＳｉＯ□のバノファ層（３３）を全面的
に形成し、これの上にＳｉＮ等の酸化マスク層（３４）
をＣＶＤ　（化学的気相成長）法等によって全面的に形
成し、フォトソリグラフィによる選択的エツチングによ
ってメモリ形成部を残して素子間分離絶縁層すなわちＬ
ＯＧＯ５を形成すべき部分に開口（３１）を形成する。

そして、開口（３１）を通じて基体（１）と同導電型の
例えばｎ型の不純物の例えばＢ゛を、打ち込みエネルギ
ーを選定することによって深（イオン注入して不純物注
入領域（１４）を形成し、さらにその打ち込みエネルギ
ーを小にして同様に開口（３１）を通して同様にｎ型の
不純物の打ち込みを行ってチャンネルストップ領域（１
２）を形成する浅い不純物注入領域を形成する。

その後熱酸化して第２図Ｂに示すように、開口（３１）
を通じて素子間分離絶縁層（２）を形成する。このよう
にして形成された素子間分離絶縁層（２）が形成される
と共に、例えばこのときの熱処理によって各注入不純物
の活性化及び拡散がなされて絶縁層（２）下には、その
基体表面に沿ってｎ型のチャンネルストッパー領域（１
２）が形成されると共に、さらにこれより深い位置に不
純物注入領域（１４）が形成される。

その後、耐酸化マスク（３２）を除去し、素子間分離絶
縁層（２）によって囲まれたメモリセル形成部に第１図
に示すように、第２図で説明したと同様にメモリセルを
形成する。第１図において第２図と対応する部分には同
一符号を付して重複説明を省略する。この場合、深い部
分への不純物注入領域（１４）は、その広がりも大とし
得るものであり、またできるだけ例えば拡散係数の大な
る不純物を注入するようにすることによってその面積を
大にしてこの領域（１４）が素子間分離絶縁層（２）に
よって囲まれたメモリセル形成部（１３）下に入り込む
ように広げて形成することが望まれる。

上述した例では、セル形成部がＰ型であってこれと同導
電型の領域（１４）とした場合であるが、これと異る導
電型とすることができるし、セル形成部がｎ型である場
合に適用することもできる。

また、他の本発明の一例を、第３図を参照して説明する
。この発明は、ＣＭＯ３構成あるいはｎチャンネル及び
ｎチャンネルのＭＯ３Ｉ−ランジスタが形成された構成
を採る場合で、第３図Ａに示すように、ｎ型またはｎ型
の低濃度基体（１）にそれぞれｎ型ウェル（２１）とｎ
型ウェル（２２）とが周知の技術によって形成される。

第３図Ｂに示すように、半導体基体（１）に全面的にそ
の表面から所要の深さに各ウェル（２１）及び（２２）
に差し渡ってイオン注入による不純物注入領域（２３）
を形成する。

第３図Ｃに示すように、第２図Ａ及びＢで説明したと同
様の熱酸化による素子間分離絶縁層（２）を形成する。

例えばこのときの熱処理によって不純物注入領域（２３
）は、注入不純物の活性化及び拡散がなされる。この不
純物注入領域（２３）は例えばｎ型の不純物あるいはｎ
型の不純物の何れか一方の不純物注入によって構成し、
例えばｎ型の不純物を得る場合この注入領域（２４）の
存在によってｎ型のウェル領域（２１）の深層部に高濃
度領域が形成され、ｎ型のウェル（２２）においてはこ
のｎ型の不純物の注入による相殺によって低濃度化され
た領域が形成されるようにする。

このようにして第３図Ａ及びＢに説明したようなそれぞ
れ電子及びホールに対してのバリアΔｂｅ、Δｂｈを形
成することができる。

尚、上述した例では、Ｐ型の不純物注入領域（２４）を
形成した場合であるが不純物注入領域（１４）をｎ型と
することもできる。

（発明の効果］ 上述したように第１の本発明によれば、メモリセルの形
成部に臨んで不純物注入領域（１４）を形成して、その
ビル上インポテンシャルによる電荷のバリアを形成する
とか、電荷の吸収を行うようにしたので、基体（１）の
深層部でα線によってキャリア（電荷）が発生しても、
そのメモリセルに向う少くとも一方の極性の電荷を阻止
することができることから、このメモリセルにおけるメ
モリ破壊、誤動作を確実に回避できる。

また、第２の本発明によれば、ｎチャンネル及びＰチャ
ンネルＭＯ３Ｉ−ランジスタを形成する場合における各
ｐ型ウェル（２１）及びｎ型ウェル（２２）の深層部に
、不純物注入領域（２３）によるキャリア濃度の濃い領
域、或いは薄い領域を形成して第４図Ａ及びＢで説明し
たキャリアのポテンシャルバリアを形成したことから、
この発明においても、α線によって深層部に生しキャリ
ア（電荷）の素子形成部への到達を効果的に回避できる
。

上述したところから明らかなように本発明ではα線によ
る影響を、例えばメモリセルのキャパシタ面積や、トラ
ンジスタのキャパシタ構成に関与するソース／トレイン
領域の面積等ムこ係りなく確実に回避でき、実用に供し
てその利益は大である。

−例の路線的拡大断面図である。

（１）は半導体基体、（２）は素子間分離絶縁層、（５
）はソース／ドレイン領域、（６）はキャパシタ電極、
（７）は誘電体層、（８）は対向電極、（１３）はメモ
リセル形成部、（］４）及び（２３）は不純物の注入領
域、（１２）はチャンネルストップ領域である。

【図面の簡単な説明】

Claims (1)

1. 【特許請求の範囲】 １、半導体基体のメモリセル形成部間の素子間分離絶縁
   層下の深い位置に、上記メモリ形成部下に臨んで不純物
   の注入領域が形成されて、α線照射によって発生した電
   荷の少くとも一方の極性の電荷が、上記メモリセル形成
   部へと向うことを阻止するポテンシャルバリアを形成す
   るか、吸収させることを特徴とする半導体メモリ装置。 ２、共通の半導体基体の、第１及び第２の導電型ウェル
   内に第２及び第１導電型チャンネルの絶縁ゲート電子効
   果トランジスタが形成された半導体メモリ装置において
   、 上記各ウェル内の深い位置に両ウェルに差 し渡って上記第１導電型の不純物注入領域が設けられて
   上記第１導電型のウェルの不純物濃度を増加させ、上記
   第２導電型のウェルの不純物濃度を減少させる領域が設
   けられてなることを特徴とする半導体メモリ装置。