JPH0465403B2 - - Google Patents
Info
- Publication number
- JPH0465403B2 JPH0465403B2 JP59256641A JP25664184A JPH0465403B2 JP H0465403 B2 JPH0465403 B2 JP H0465403B2 JP 59256641 A JP59256641 A JP 59256641A JP 25664184 A JP25664184 A JP 25664184A JP H0465403 B2 JPH0465403 B2 JP H0465403B2
- Authority
- JP
- Japan
- Prior art keywords
- key input
- gate
- key
- input
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Input From Keyboards Or The Like (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は暗号機能を有するマイクロプロセツサ
に関する。
に関する。
従来、マイクロプロセツサを使用した応用例に
於て、特定の者にだけその使用権を認めるものの
中には、それを動作させようとする初期の段階で
暗号を入力するもの、使用方法を極端に複雑にし
たもの、あらかじめ決められた特定の話者の声に
のみ応答するもの、特定の磁気カードなどにのみ
応答するものなどがある。
於て、特定の者にだけその使用権を認めるものの
中には、それを動作させようとする初期の段階で
暗号を入力するもの、使用方法を極端に複雑にし
たもの、あらかじめ決められた特定の話者の声に
のみ応答するもの、特定の磁気カードなどにのみ
応答するものなどがある。
暗号を入力する方法は、例えば０〜９のキーで
４桁入力する方法で、この場合は104通り、つま
り10000通りの組合せがある、組合せを多くする
には入力する桁数を多くすればよいが、あらかじ
め設定された暗号数字との比較回路がそれだけ増
え、又比較するためのプログラムが増大し、プロ
グラムメモリを内蔵した１チツプ・マイクロプロ
セツサでは、本来処理しなければならないプログ
ラムの領域を圧迫すると云う欠点がある。またこ
の方法は根気よく順番に入力すれば必ず解読でき
ると云う欠点もある。
４桁入力する方法で、この場合は104通り、つま
り10000通りの組合せがある、組合せを多くする
には入力する桁数を多くすればよいが、あらかじ
め設定された暗号数字との比較回路がそれだけ増
え、又比較するためのプログラムが増大し、プロ
グラムメモリを内蔵した１チツプ・マイクロプロ
セツサでは、本来処理しなければならないプログ
ラムの領域を圧迫すると云う欠点がある。またこ
の方法は根気よく順番に入力すれば必ず解読でき
ると云う欠点もある。
使用方法を複雑にするや方は、特定の使用者さ
えも使うのに不便を感じる為余り良い方法とは云
えない。特定話者を認識する方法は現在では未だ
価格が高く、非常に複雑な周辺回路が必要とな
る。磁気カードを用いる方法は、カードリーダー
が必要となり廉価な機器には適用できない。
えも使うのに不便を感じる為余り良い方法とは云
えない。特定話者を認識する方法は現在では未だ
価格が高く、非常に複雑な周辺回路が必要とな
る。磁気カードを用いる方法は、カードリーダー
が必要となり廉価な機器には適用できない。
以上の様に従来のマイクロプロセツサを使用し
た機器に於る暗号機能は、解読が難解でかつ低価
格で実施できるものが無かつた。
た機器に於る暗号機能は、解読が難解でかつ低価
格で実施できるものが無かつた。
〔問題点を解決するための手段〕
電源投入後の一定期間を作り出す回路と、キー
入力端子を有するマイクロプロセツサにおいて、
キー入力されたデータと予め設定されたデータと
を比較する手段と、キー入力動作自身によつてつ
くられる信号をクロツクとして入力するシフトレ
ジスタと、該シフトレジスタの出力で決められる
入力順で前記一定期間内に前記比較結果を順次ラ
ツチするラツチと、前記ラツチされた全ての比較
結果が一致していなければ動作クロツクの供給を
禁止する手段を有することにより、少ないキーに
よる暗号コード入力方式でも暗号の複雑さを拡大
することで解読がかなり難解な暗号コード体系を
容易に実現することが可能となる。
入力端子を有するマイクロプロセツサにおいて、
キー入力されたデータと予め設定されたデータと
を比較する手段と、キー入力動作自身によつてつ
くられる信号をクロツクとして入力するシフトレ
ジスタと、該シフトレジスタの出力で決められる
入力順で前記一定期間内に前記比較結果を順次ラ
ツチするラツチと、前記ラツチされた全ての比較
結果が一致していなければ動作クロツクの供給を
禁止する手段を有することにより、少ないキーに
よる暗号コード入力方式でも暗号の複雑さを拡大
することで解読がかなり難解な暗号コード体系を
容易に実現することが可能となる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である、周波数入力端
子１には水晶振動子３９を接続することにより、
マイクロプロセツサに内蔵された交流アンプ２７
で発振し基準の周波数が得られる。電源端子５に
電源が印加されると、リセツト回路６で作られる
リセツト信号７により、カウンタ２，２８〜３
０，ラツチ２１〜２４、シフトレジスタ３１〜３
４を全てリセツトすると共に、水晶振動子３９に
よる発振が開始される。キー入力端子８〜１１に
はモメンタリキー４０が接続され、それらのキー
４０が押下されるとキー入力端子８〜１１にはハ
イレベルが印加される、キー入力端子８〜１１は
内部のプルダウン抵抗２６によりプルダウンされ
ているので、キー４０を押下しない場合はロウレ
ベルになる、キー入力端子８〜１１の状態はプロ
グラマブル・ロジツク・アレイ１３により変換さ
れラツチ２１〜２４の入力データとなる。また、
チヤタリング・キヤセル回路１５を通つた後、
ORゲート１６に入力される。従つて、いずれか
のキー４０を押下するとORゲート１６の出力は
ハイレベルとなり、NANDゲート３５及びNOR
ゲート３７の入力もハイレベルとなる。シフトレ
ジスタ３１〜３４の出力はリセツト信号７により
初期状態はロウレベルになつているので、NOR
ゲート３８の出力はハイレベル、インバータ３６
の出力もハイレベルになる。このインバータ３６
の出力はシフトレジスタ３１〜３４に４クロツク
入力する迄ハイレベルが続き、４クロツク目が入
力されるとロウレベルとなり、NANDゲート３
５の入力をロウレベルにして、シフトレジスタ３
１〜３４にクロツクが入力されるのを禁止する、
つまり、リセツト信号７が出力された後、いずれ
かのキーを４回押下すると自動的にシフトレジス
タ３１〜３４のシフト動作を停止する。
第１図は本発明の一実施例である、周波数入力端
子１には水晶振動子３９を接続することにより、
マイクロプロセツサに内蔵された交流アンプ２７
で発振し基準の周波数が得られる。電源端子５に
電源が印加されると、リセツト回路６で作られる
リセツト信号７により、カウンタ２，２８〜３
０，ラツチ２１〜２４、シフトレジスタ３１〜３
４を全てリセツトすると共に、水晶振動子３９に
よる発振が開始される。キー入力端子８〜１１に
はモメンタリキー４０が接続され、それらのキー
４０が押下されるとキー入力端子８〜１１にはハ
イレベルが印加される、キー入力端子８〜１１は
内部のプルダウン抵抗２６によりプルダウンされ
ているので、キー４０を押下しない場合はロウレ
ベルになる、キー入力端子８〜１１の状態はプロ
グラマブル・ロジツク・アレイ１３により変換さ
れラツチ２１〜２４の入力データとなる。また、
チヤタリング・キヤセル回路１５を通つた後、
ORゲート１６に入力される。従つて、いずれか
のキー４０を押下するとORゲート１６の出力は
ハイレベルとなり、NANDゲート３５及びNOR
ゲート３７の入力もハイレベルとなる。シフトレ
ジスタ３１〜３４の出力はリセツト信号７により
初期状態はロウレベルになつているので、NOR
ゲート３８の出力はハイレベル、インバータ３６
の出力もハイレベルになる。このインバータ３６
の出力はシフトレジスタ３１〜３４に４クロツク
入力する迄ハイレベルが続き、４クロツク目が入
力されるとロウレベルとなり、NANDゲート３
５の入力をロウレベルにして、シフトレジスタ３
１〜３４にクロツクが入力されるのを禁止する、
つまり、リセツト信号７が出力された後、いずれ
かのキーを４回押下すると自動的にシフトレジス
タ３１〜３４のシフト動作を停止する。
一方、ORゲート１６出力はNORゲート３７の
他方の入力であるゲート信号１２がロウレベルの
間だけ、NORゲート３７を反転して通過し
NANDゲート１７〜２０へ入力される。NAND
ゲート１７〜２０の出力はラツチ２１〜２４のク
ロツクとなる。従つて、ゲート信号１２がロウレ
ベルの期間にキー入力端子８〜１１に４回のキー
入力があると、キー入力のデータはPLA１３を
介してラツチ２１〜２４に順番にラツチされる。
他方の入力であるゲート信号１２がロウレベルの
間だけ、NORゲート３７を反転して通過し
NANDゲート１７〜２０へ入力される。NAND
ゲート１７〜２０の出力はラツチ２１〜２４のク
ロツクとなる。従つて、ゲート信号１２がロウレ
ベルの期間にキー入力端子８〜１１に４回のキー
入力があると、キー入力のデータはPLA１３を
介してラツチ２１〜２４に順番にラツチされる。
最初にラツチされるのはPLA出力信号１４の
データである。この信号がハイレベルになる為に
は、キー入力端子８〜１１のデータは1000でなけ
ればならない。
データである。この信号がハイレベルになる為に
は、キー入力端子８〜１１のデータは1000でなけ
ればならない。
次のデータは0010，0001，0100となる。つまり
キー入力端子８、キー入力端子１０、キー入力端
子１１、キー入力端子９の順にハイレベルにする
必要がある。このようにして、ゲート信号１２ロ
ウレベルの期間に上述のPLA１３で規定された
通りのキー４０を押下（暗号コードを入力）する
ことによりラツチ２１〜２４の出力は全てハイレ
ベルとなり、ANDゲート２５の出力には周波数
入力端子１から入力される周波数をカウンタ２で
１／２分周した周波数がCPUのクロツクとして現わ
れる。逆に、規定のキー入力をしない限り、
CPUにはクロツクが供給されない。
キー入力端子８、キー入力端子１０、キー入力端
子１１、キー入力端子９の順にハイレベルにする
必要がある。このようにして、ゲート信号１２ロ
ウレベルの期間に上述のPLA１３で規定された
通りのキー４０を押下（暗号コードを入力）する
ことによりラツチ２１〜２４の出力は全てハイレ
ベルとなり、ANDゲート２５の出力には周波数
入力端子１から入力される周波数をカウンタ２で
１／２分周した周波数がCPUのクロツクとして現わ
れる。逆に、規定のキー入力をしない限り、
CPUにはクロツクが供給されない。
ゲート信号１２のロウレベルの期間は周波数入
力端子１の周波数とカウンタ２，２８〜３０の段
数によつて決まるが、上記実施例の動作を第２図
に示すように、仮に入力周波数を1MHZ、カウン
タ２，３０を1/2分周、カウンタ２８〜２９の1/5
分周を10段とする合計1/2×２×510＝1/39062579
分周となり、ロウレベルの立下り（第２図のａ
点）は電源端子５に電源を印加してから39.06秒
後、ロウレベルの期間（第２図のａ点〜６点）は
同じく39.06秒となる。
力端子１の周波数とカウンタ２，２８〜３０の段
数によつて決まるが、上記実施例の動作を第２図
に示すように、仮に入力周波数を1MHZ、カウン
タ２，３０を1/2分周、カウンタ２８〜２９の1/5
分周を10段とする合計1/2×２×510＝1/39062579
分周となり、ロウレベルの立下り（第２図のａ
点）は電源端子５に電源を印加してから39.06秒
後、ロウレベルの期間（第２図のａ点〜６点）は
同じく39.06秒となる。
以上説明したように、本発明は少ないキーによ
る暗号コード入力方式でも入力する時間に制限を
設けることにより、解読がかなり難解な暗号コー
ド体系を比較的安価に実現できる効果がある。
る暗号コード入力方式でも入力する時間に制限を
設けることにより、解読がかなり難解な暗号コー
ド体系を比較的安価に実現できる効果がある。
設定データ（暗号コード）はPLAの内容を変
更することにより、容易に変えることが出来、実
施例では44＝256通りが可能である。またより複
雑にするには１回のキー入力に複数のキーを同時
に押下することも考えられ、その場合には154＝
50625通りとなる。これに加え、カウンタの段数
を操作することにより、キー入力有効期間も比較
的容易に変更できるので、暗号の複雑さを無限に
拡大することが可能である。
更することにより、容易に変えることが出来、実
施例では44＝256通りが可能である。またより複
雑にするには１回のキー入力に複数のキーを同時
に押下することも考えられ、その場合には154＝
50625通りとなる。これに加え、カウンタの段数
を操作することにより、キー入力有効期間も比較
的容易に変更できるので、暗号の複雑さを無限に
拡大することが可能である。
また、これらの機能をマイクロプロセツサのプ
ログラム自体で構成させ得ることは言うまでもな
い。
ログラム自体で構成させ得ることは言うまでもな
い。
第１図は本発明の暗号機能を備えたマイクロプ
ロセツサの一実施例を示すブロツク図、第２図そ
の動作を説明するタイミングチヤートである。 １……周波数入力端子、２……フリツプフロツ
プ、３……クロツク信号、４……CPUクロツク
信号、５……電源端子、６……リセツト信号発生
回路、７……リセツト信号、８〜１１……キー入
力端子、１２……ゲート信号、１３……プログラ
マブル・ロジツク・アレイ（PLA）、１４……
PLA出力信号、１５……チヤタリング・キヤン
セル回路、１６……ORゲート、１７〜２０……
NANDゲート、２１〜２４……ラツチ、２５…
…ANDゲート、２６……プルダウン抵抗、２７
……交流アンプ、２８〜３０……カウンタ、３１
〜３４……シフトレジスタ、３５……NANDゲ
ート、３６……インバータ、３７〜３８……
NORゲート、３９……水晶振動子、４０……モ
ーメンタリーキー。
ロセツサの一実施例を示すブロツク図、第２図そ
の動作を説明するタイミングチヤートである。 １……周波数入力端子、２……フリツプフロツ
プ、３……クロツク信号、４……CPUクロツク
信号、５……電源端子、６……リセツト信号発生
回路、７……リセツト信号、８〜１１……キー入
力端子、１２……ゲート信号、１３……プログラ
マブル・ロジツク・アレイ（PLA）、１４……
PLA出力信号、１５……チヤタリング・キヤン
セル回路、１６……ORゲート、１７〜２０……
NANDゲート、２１〜２４……ラツチ、２５…
…ANDゲート、２６……プルダウン抵抗、２７
……交流アンプ、２８〜３０……カウンタ、３１
〜３４……シフトレジスタ、３５……NANDゲ
ート、３６……インバータ、３７〜３８……
NORゲート、３９……水晶振動子、４０……モ
ーメンタリーキー。
Claims (1)
- １ 電源投入後の一定期間を作り出す回路と、キ
ー入力端子を有するマイクロプロセツサにおい
て、キー入力されたデータと予め設定されたデー
タとを比較する手段と、キー入力動作自身によつ
てつくられる信号をクロツクとして入力するシフ
トレジスタと、該シフトレジスタの出力で決めら
れる入力順で前記一定期間内に前記比較結果を順
次ラツチするラツチと、前記ラツチされた全ての
比較結果が一致していなければ動作クロツクの供
給を禁止する手段を有することを特徴とするマイ
クロプロセツサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256641A JPS61134825A (ja) | 1984-12-05 | 1984-12-05 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256641A JPS61134825A (ja) | 1984-12-05 | 1984-12-05 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61134825A JPS61134825A (ja) | 1986-06-21 |
| JPH0465403B2 true JPH0465403B2 (ja) | 1992-10-20 |
Family
ID=17295421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256641A Granted JPS61134825A (ja) | 1984-12-05 | 1984-12-05 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134825A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62132405A (ja) * | 1985-12-04 | 1987-06-15 | Toshiba Corp | 水晶発振回路 |
| JP2503291B2 (ja) * | 1990-06-01 | 1996-06-05 | シャープ株式会社 | 小型電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594799B2 (ja) * | 1979-03-26 | 1984-01-31 | 三菱電機株式会社 | メモリ装置 |
| JPS5632904U (ja) * | 1979-08-22 | 1981-03-31 | ||
| JPS59121517A (ja) * | 1982-12-28 | 1984-07-13 | Fujitsu Ltd | クロツク停止制御方式 |
-
1984
- 1984-12-05 JP JP59256641A patent/JPS61134825A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61134825A (ja) | 1986-06-21 |
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