JPH0467719B2 - - Google Patents
Info
- Publication number
- JPH0467719B2 JPH0467719B2 JP60150094A JP15009485A JPH0467719B2 JP H0467719 B2 JPH0467719 B2 JP H0467719B2 JP 60150094 A JP60150094 A JP 60150094A JP 15009485 A JP15009485 A JP 15009485A JP H0467719 B2 JPH0467719 B2 JP H0467719B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- refresh
- normal
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、ダイナミツク・メモリを有する半導
体記憶装置に於いて、信号及び信号が
入力されて通常アドレス指示信号或いはリフレツ
シユ・アドレス指示信号を発生するビフオ
ア検出回路と、信号の立ち下がりで動
作状態になる前置増幅部及び前記ビフオア
RAS検出回路からの通常アドレス指示信号で外
部アドレス信号をロウ・デコーダに送出する駆動
部からなる通常アクセス専用アドレス・バツフア
と、信号の立ち下がりで動作状態になる前
置増幅部及び前記ビフオア検出回路か
らのリフレツシユ・アドレス指示信号でリフレツ
シユ・アドレス信号をロウ・デコーダに送出する
駆動部からなるリフレツシユ・アクセス専用アド
レス・バツフアを備えることに依り、リフレツシ
ユ動作時に信号が立ち下がつてから信
号が立ち下がるまでのセツト・アツプ・タイムが
メモリ動作サイクルに実質的な影響を及ぼさない
ようにしたものである。
体記憶装置に於いて、信号及び信号が
入力されて通常アドレス指示信号或いはリフレツ
シユ・アドレス指示信号を発生するビフオ
ア検出回路と、信号の立ち下がりで動
作状態になる前置増幅部及び前記ビフオア
RAS検出回路からの通常アドレス指示信号で外
部アドレス信号をロウ・デコーダに送出する駆動
部からなる通常アクセス専用アドレス・バツフア
と、信号の立ち下がりで動作状態になる前
置増幅部及び前記ビフオア検出回路か
らのリフレツシユ・アドレス指示信号でリフレツ
シユ・アドレス信号をロウ・デコーダに送出する
駆動部からなるリフレツシユ・アクセス専用アド
レス・バツフアを備えることに依り、リフレツシ
ユ動作時に信号が立ち下がつてから信
号が立ち下がるまでのセツト・アツプ・タイムが
メモリ動作サイクルに実質的な影響を及ぼさない
ようにしたものである。
本発明は、メモリ・セルの情報をリフレツシユ
することが必要である、所謂、ダイナミツク・メ
モリを有する半導体記憶装置の改良に関する。
することが必要である、所謂、ダイナミツク・メ
モリを有する半導体記憶装置の改良に関する。
従来、前記のような半導体記憶装置に於けるリ
フレツシユ動作は、通常の動作と同様に、外部か
らのアドレス信号でワード線を選択して行つてい
る。
フレツシユ動作は、通常の動作と同様に、外部か
らのアドレス信号でワード線を選択して行つてい
る。
然しながら、そのように外部で発生させたアド
レス信号を利用してリフレツシユ動作させること
は、普通に行われていることではあるものの、然
程簡単なことではない。
レス信号を利用してリフレツシユ動作させること
は、普通に行われていることではあるものの、然
程簡単なことではない。
そこで、近年、内部にアドレス・カウンタを設
け、自動的にアドレスを確定してリフレツシユを
行うようにしている。
け、自動的にアドレスを確定してリフレツシユを
行うようにしている。
その場合、リフレツシユ動作に入るか否かを認
識しなければならないが、それには、ビフ
オア検出回路を用いている。
識しなければならないが、それには、ビフ
オア検出回路を用いている。
このビフオア検出回路では、通常の
動作、即ち、リフレツシユ動作ではない場合、
RAS信号が立ち下がると、その立ち下がりエツ
ジでロウ・アドレス信号を取り込んでメモリ全体
が動作状態となり、次に、信号の立ち下が
りエツジでコラム・アドレス信号を取り込むよう
にしてアクセスを行つている。従つて、信
号が立ち下がる際には信号は常にハイ・レ
ベル（“Ｈ”）に在り、信号が立ち下がつて
から信号が立ち下がることになる。
動作、即ち、リフレツシユ動作ではない場合、
RAS信号が立ち下がると、その立ち下がりエツ
ジでロウ・アドレス信号を取り込んでメモリ全体
が動作状態となり、次に、信号の立ち下が
りエツジでコラム・アドレス信号を取り込むよう
にしてアクセスを行つている。従つて、信
号が立ち下がる際には信号は常にハイ・レ
ベル（“Ｈ”）に在り、信号が立ち下がつて
から信号が立ち下がることになる。
これに対し、リフレツシユ動作を行う場合は、
RAS信号が立ち下がる前に信号を立ち下げ
るようにしている。従つて、前記検出回路では、
RAS信号が立ち下がる時には既に信号が
“Ｈ”であるかロー・レベル（“Ｌ”）であるかに
依り、通常の動作であるかリフレツシユ動作であ
るかを検出し、若し、信号が“Ｌ”であれ
ば、リフレツシユ信号を送出して切換回路を切り
換えることに依り、それ迄は外部アドレス信号を
送出していたアドレス・バツフアからリフレツシ
ユ・アドレス信号を送出させるようにするもので
ある。
RAS信号が立ち下がる前に信号を立ち下げ
るようにしている。従つて、前記検出回路では、
RAS信号が立ち下がる時には既に信号が
“Ｈ”であるかロー・レベル（“Ｌ”）であるかに
依り、通常の動作であるかリフレツシユ動作であ
るかを検出し、若し、信号が“Ｌ”であれ
ば、リフレツシユ信号を送出して切換回路を切り
換えることに依り、それ迄は外部アドレス信号を
送出していたアドレス・バツフアからリフレツシ
ユ・アドレス信号を送出させるようにするもので
ある。
前記の点を第５図及び第６図を参照して更に詳
細に説明する。
細に説明する。
第５図は従来の半導体記憶装置に於けるアクセ
スの関係を説明する為の要部ブロツク図を表して
いる。
スの関係を説明する為の要部ブロツク図を表して
いる。
図に於いて、１はビフオア検出回路、
２はアドレス切換回路、３はアドレス・バツフ
ア、４はリフレツシユ・アドレス・カウンタをそ
れぞれ示している。
２はアドレス切換回路、３はアドレス・バツフ
ア、４はリフレツシユ・アドレス・カウンタをそ
れぞれ示している。
第６図は第５図に見られる従来の半導体記憶装
置に於ける動作を解説する為のタイミング・チヤ
ートを表し、第５図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとす
る。
置に於ける動作を解説する為のタイミング・チヤ
ートを表し、第５図に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとす
る。
図に於いて、１点鎖線から上は通常の動作をす
る場合のタイミングを表し、下はリフレツシユ動
作をする場合のタイミングを表している。
る場合のタイミングを表し、下はリフレツシユ動
作をする場合のタイミングを表している。
第５図及び第６図を参照しつつ各部分の役割及
び動作について説明する。
び動作について説明する。
ビフオア検出回路１には信号が
入力されるようになつている。
入力されるようになつている。
信号が“Ｈ”の状態にあるとビフオ
ア検出回路１からリフレツシユ信号は送出
されないからアドレス切換回路２は切り換え動作
をせず、従つて、信号が立ち下がると外部
アドレス信号がロウ・アドレス信号として取り込
まれ、時間遅れなく内部アドレス信号としてアド
レス・バツフア３に送り込まれる。
ア検出回路１からリフレツシユ信号は送出
されないからアドレス切換回路２は切り換え動作
をせず、従つて、信号が立ち下がると外部
アドレス信号がロウ・アドレス信号として取り込
まれ、時間遅れなく内部アドレス信号としてアド
レス・バツフア３に送り込まれる。
信号が“Ｌ”の状態になるとビフオ
ア検出回路１からはリフレツシユ信号が送
出されてアドレス切換回路２は外部アドレス信号
をリフレツシユ・アドレス・カウンタ４からのリ
フレツシユ・アドレス信号に切り換える。
ア検出回路１からはリフレツシユ信号が送
出されてアドレス切換回路２は外部アドレス信号
をリフレツシユ・アドレス・カウンタ４からのリ
フレツシユ・アドレス信号に切り換える。
アドレス・バツフア３は切換回路２を介して入
つてくる外部アドレス信号或いはリフレツシユ・
アドレス信号などの内部アドレス信号をMOSレ
ベルである例えば５〔Ｖ〕程度に変換しＡ及び
信号としてロウ・デコーダに送出する。尚、この
アドレス・バツフア３は信号が“Ｌ”の状
態になると動作を開始する。
つてくる外部アドレス信号或いはリフレツシユ・
アドレス信号などの内部アドレス信号をMOSレ
ベルである例えば５〔Ｖ〕程度に変換しＡ及び
信号としてロウ・デコーダに送出する。尚、この
アドレス・バツフア３は信号が“Ｌ”の状
態になると動作を開始する。
第５図及び第６図を参照して説明した従来の半
導体記憶装置では、リフレツシユ動作をする場合
に於いて、信号が立ち下がつてから信
号が立ち下がるまでには或る時間が必要であるこ
とは明らかであり、この時間はセツト・アツプ・
タイムと呼ばれていて、その間に、前記したよう
なビフオア検出回路１に於けるリフレ
ツシユ動作の検出及びリフレツシユ信号の送出、
アドレス切換回路２に於ける外部アドレス信号取
り込みとリフレツシユ・アドレス信号取り込みの
切り換えなど全ての操作を行うことになる。
導体記憶装置では、リフレツシユ動作をする場合
に於いて、信号が立ち下がつてから信
号が立ち下がるまでには或る時間が必要であるこ
とは明らかであり、この時間はセツト・アツプ・
タイムと呼ばれていて、その間に、前記したよう
なビフオア検出回路１に於けるリフレ
ツシユ動作の検出及びリフレツシユ信号の送出、
アドレス切換回路２に於ける外部アドレス信号取
り込みとリフレツシユ・アドレス信号取り込みの
切り換えなど全ての操作を行うことになる。
このセツト・アツプ・タイムが存在することに
依り発生する問題は次の通りである。
依り発生する問題は次の通りである。
リフレツシユ動作ではない通常のアクセス動作
を行う場合、半導体記憶装置にとつて、信
号は最初のクロツク信号であり、ここからメモリ
の動作が始まると考えて良いが、それよりもセツ
ト・アツプ・タイム以上前の時点に於いて、リフ
レツシユ動作か否かを設定する為に信号を
“Ｌ”状態にすることは大変に面倒な操作が必要
であり、信号の立ち下がりが動作の最初と
すると、アクセス動作全体が遅くなつてしまい、
当然、メモリの動作サイクルは長くなる。
を行う場合、半導体記憶装置にとつて、信
号は最初のクロツク信号であり、ここからメモリ
の動作が始まると考えて良いが、それよりもセツ
ト・アツプ・タイム以上前の時点に於いて、リフ
レツシユ動作か否かを設定する為に信号を
“Ｌ”状態にすることは大変に面倒な操作が必要
であり、信号の立ち下がりが動作の最初と
すると、アクセス動作全体が遅くなつてしまい、
当然、メモリの動作サイクルは長くなる。
本発明に依る半導体記憶装置では、前記説明し
たセツト・アツプ・タイムがメモリ動作サイクル
に実際には影響を与えないようにし、リフレツシ
ユ動作を高速で行い得るようにする。
たセツト・アツプ・タイムがメモリ動作サイクル
に実際には影響を与えないようにし、リフレツシ
ユ動作を高速で行い得るようにする。
本発明一実施例を解説する為の図である第１図
を借りて説明する。
を借りて説明する。
本発明の半導体記憶装置では、信号及び
RAS信号が入力されて通常アドレス指示信号或
いはリフレツシユ・アドレス指示信号を発生する
CASビフオア検出回路１１と、信号の
立ち下がりで動作状態になる前置増幅部１２Ｐ及
び前記ビフオア検出回路１１からの通
常アドレス指示信号ADNで外部アドレス信号を
ロウ・デコーダに送出する駆動部１２Ｄからなる
通常アクセス専用アドレス・バツフア１２と、
RAS信号の立ち下がりで動作状態になる前置増
幅部１３Ｐ及び前記ビフオア検出回路
からのリフレツシユ・アドレス指示信号ADFで
リフレツシユ・アドレス信号をロウ・デコーダに
送出する駆動部１３Ｄからなるリフレツシユ・ア
クセス専用アドレス・バツフアを備えている。
RAS信号が入力されて通常アドレス指示信号或
いはリフレツシユ・アドレス指示信号を発生する
CASビフオア検出回路１１と、信号の
立ち下がりで動作状態になる前置増幅部１２Ｐ及
び前記ビフオア検出回路１１からの通
常アドレス指示信号ADNで外部アドレス信号を
ロウ・デコーダに送出する駆動部１２Ｄからなる
通常アクセス専用アドレス・バツフア１２と、
RAS信号の立ち下がりで動作状態になる前置増
幅部１３Ｐ及び前記ビフオア検出回路
からのリフレツシユ・アドレス指示信号ADFで
リフレツシユ・アドレス信号をロウ・デコーダに
送出する駆動部１３Ｄからなるリフレツシユ・ア
クセス専用アドレス・バツフアを備えている。
前記手段に依ると、通常アクセス専用アドレ
ス・バツフア１２に於ける前置増幅部１２Ｐ或い
はリフレツシユ・アクセス専用アドレス・バツフ
ア１３に於ける前置増幅部１３Ｐは信号の
立ち下がりで予め動作状態にあり、その動作して
いる間にビフオア検出回路１１から通
常アドレス指示信号ADN或いはリフレツシユ・
アドレス指示信号ADFが送出され、前置増幅部
１２Ｐ或いは１３Ｐの動作が終了する頃にそれら
の信号の何れかが駆動部１２Ｄ或いは１３Ｄに入
力され、直ちに、外部アドレス信号或いはリフレ
ツシユ・アドレス信号がロウ・デコーダに向けて
送出され、その間の遅れは、僅かトランジスタ１
個のVth分程度しかなく、従来のように、リフレ
ツシユ動作をする場合、長いセツト・アツプ・タ
イムを採つて、その間にリフレツシユ動作である
ことを検出してリフレツシユ信号を発生させ、そ
のリフレツシユ信号でアドレス切換回路を作動さ
せ、それに依つて外部アドレス信号とリフレツシ
ユ・アドレス信号との切り換えを行つてアドレ
ス・バツフアに入力し増幅などしてロウ・デコー
ダに送出するなどの一連の操作が著しく簡略且つ
短縮されるので、メモリ動作サイクルは速くな
る。
ス・バツフア１２に於ける前置増幅部１２Ｐ或い
はリフレツシユ・アクセス専用アドレス・バツフ
ア１３に於ける前置増幅部１３Ｐは信号の
立ち下がりで予め動作状態にあり、その動作して
いる間にビフオア検出回路１１から通
常アドレス指示信号ADN或いはリフレツシユ・
アドレス指示信号ADFが送出され、前置増幅部
１２Ｐ或いは１３Ｐの動作が終了する頃にそれら
の信号の何れかが駆動部１２Ｄ或いは１３Ｄに入
力され、直ちに、外部アドレス信号或いはリフレ
ツシユ・アドレス信号がロウ・デコーダに向けて
送出され、その間の遅れは、僅かトランジスタ１
個のVth分程度しかなく、従来のように、リフレ
ツシユ動作をする場合、長いセツト・アツプ・タ
イムを採つて、その間にリフレツシユ動作である
ことを検出してリフレツシユ信号を発生させ、そ
のリフレツシユ信号でアドレス切換回路を作動さ
せ、それに依つて外部アドレス信号とリフレツシ
ユ・アドレス信号との切り換えを行つてアドレ
ス・バツフアに入力し増幅などしてロウ・デコー
ダに送出するなどの一連の操作が著しく簡略且つ
短縮されるので、メモリ動作サイクルは速くな
る。
第１図は本発明一実施例の要部ブロツク図を表
している。
している。
図に於いて、１１はビフオア検出回
路、１２は通常アクセス専用アドレス・バツフ
ア、１２Ｐは前置増幅部、１２Ｄは駆動部、１３
はリフレツシユ・アドレス専用アドレス・バツフ
ア、１３Ｐは前置増幅部、１３Ｄは駆動部をそれ
ぞれ示している。
路、１２は通常アクセス専用アドレス・バツフ
ア、１２Ｐは前置増幅部、１２Ｄは駆動部、１３
はリフレツシユ・アドレス専用アドレス・バツフ
ア、１３Ｐは前置増幅部、１３Ｄは駆動部をそれ
ぞれ示している。
第２図は第１図に関して説明した本発明一実施
例の動作を解説する為のタイミング・チヤートを
表し、第１図に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
例の動作を解説する為のタイミング・チヤートを
表し、第１図に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
図に於いて、１点鎖線から上は通常の動作をす
る場合のタイミングを表し、下はリフレツシユ動
作をする場合のタイミングを表している。
る場合のタイミングを表し、下はリフレツシユ動
作をする場合のタイミングを表している。
さて、本実施例に於けるビフオア検
出回路１１に於いては、信号が立ち下がつ
た際に信号の“Ｈ”或いは“Ｌ”を検出し、
“Ｈ”の状態にあれば通常アドレ指示信号ADNを
送出し、“Ｌ”の状態にあればリフレツシユ・ア
ドレス指示信号ADFを送出する。
出回路１１に於いては、信号が立ち下がつ
た際に信号の“Ｈ”或いは“Ｌ”を検出し、
“Ｈ”の状態にあれば通常アドレ指示信号ADNを
送出し、“Ｌ”の状態にあればリフレツシユ・ア
ドレス指示信号ADFを送出する。
通常アドレス指示信号ADNは通常アクセス専
用アドレス・バツフア１２に於ける駆動部１２Ｄ
に、また、リフレツシユ・アドレス指示信号
ADFはリフレツシユ・アドレス専用アドレス・
バツフア１３に於ける駆動部１３Ｄに入力され
る。
用アドレス・バツフア１２に於ける駆動部１２Ｄ
に、また、リフレツシユ・アドレス指示信号
ADFはリフレツシユ・アドレス専用アドレス・
バツフア１３に於ける駆動部１３Ｄに入力され
る。
通常アドレス専用アドレス・バツフア１２に於
ける前置増幅部１２Ｐ及びリフレツシユ・アドレ
ス専用アドレス・バツフア１３に於ける前置増幅
器１３Ｐは信号の立ち下がりエツジで活性
化され、前置増幅部１２Ｐが外部アドレス信号
を、また、前置増幅器１３Ｐがリフレツシユ・ア
ドレス信号をそれぞれ電源レベルにまで増幅する
働きをなし、それのみでは、大きな駆動能力は得
られないので、信号を駆動部１２Ｄ或いは１３Ｄ
に入れて駆動能力があるロウ・アドレス信号Ａ及
びとしてロウ・デコーダに送出するようになつ
ている。
ける前置増幅部１２Ｐ及びリフレツシユ・アドレ
ス専用アドレス・バツフア１３に於ける前置増幅
器１３Ｐは信号の立ち下がりエツジで活性
化され、前置増幅部１２Ｐが外部アドレス信号
を、また、前置増幅器１３Ｐがリフレツシユ・ア
ドレス信号をそれぞれ電源レベルにまで増幅する
働きをなし、それのみでは、大きな駆動能力は得
られないので、信号を駆動部１２Ｄ或いは１３Ｄ
に入れて駆動能力があるロウ・アドレス信号Ａ及
びとしてロウ・デコーダに送出するようになつ
ている。
ところで、ビフオア検出回路１から
の通常アドレス指示信号ADN或いはリフレツシ
ユ・アドレス指示信号ADFは、通常アクセス専
用アドレス・バツフア１２に於ける前置増幅部１
２Ｐ及びリフレツシユ・アクセス専用アドレス・
バツフア１３に於ける前置増幅部１３Ｐが動作し
ている間に送出され、それら前置増幅部１２Ｐ及
び１３Ｐの動作が終わる頃に駆動部１２Ｄ或いは
１３Ｄに入力され、その入力があつた方の駆動部
１２Ｄ或いは１３Ｄの何れかが動作して直ちにロ
ウ・デコーダにアドレス信号Ａ及びを送出する
ことになり、第２図のタイミング・チヤートから
も明らかなように、通常アドレス指示信号ADN
が駆動部１２Ｄに入力される場合は勿論のこと、
リフレツシユ・アドレス指示信号ADFが駆動部
１３Ｄに入力されてアドレス信号Ａ及びＡがロ
ウ・デコーダに出力される場合の時間的遅れは殆
どない。
の通常アドレス指示信号ADN或いはリフレツシ
ユ・アドレス指示信号ADFは、通常アクセス専
用アドレス・バツフア１２に於ける前置増幅部１
２Ｐ及びリフレツシユ・アクセス専用アドレス・
バツフア１３に於ける前置増幅部１３Ｐが動作し
ている間に送出され、それら前置増幅部１２Ｐ及
び１３Ｐの動作が終わる頃に駆動部１２Ｄ或いは
１３Ｄに入力され、その入力があつた方の駆動部
１２Ｄ或いは１３Ｄの何れかが動作して直ちにロ
ウ・デコーダにアドレス信号Ａ及びを送出する
ことになり、第２図のタイミング・チヤートから
も明らかなように、通常アドレス指示信号ADN
が駆動部１２Ｄに入力される場合は勿論のこと、
リフレツシユ・アドレス指示信号ADFが駆動部
１３Ｄに入力されてアドレス信号Ａ及びＡがロ
ウ・デコーダに出力される場合の時間的遅れは殆
どない。
前記説明から判るように、装置全体の動作は極
めて簡単であり、信号が立ち下がつた際の
CAS信号が“Ｈ”であるか“Ｌ”であるかを検
出するだけが主たる仕事であるといつても過言で
はない。
めて簡単であり、信号が立ち下がつた際の
CAS信号が“Ｈ”であるか“Ｌ”であるかを検
出するだけが主たる仕事であるといつても過言で
はない。
第３図はビフオア検出回路の具体例
を表す要部回路図であり、１点鎖線から上の部分
が前置増幅部に、また、下の部分が駆動部になつ
ている。
を表す要部回路図であり、１点鎖線から上の部分
が前置増幅部に、また、下の部分が駆動部になつ
ている。
図に於いて、Ｑ１乃至Ｑ１６はトランジスタ、
REFRはレフアレンス・レベル、Vccは正側電源
レベル、ADはアドレス駆動信号をそれぞれ示し
ている。尚、トランジスタＱ３及びＱ４の共通ソ
ース及びトランジスタＱ５及びＱ６のゲートは、
この回路を駆動する為の回路に接続され、また、
その駆動する為の回路は、信号が“Ｌ”の
状態になると動作を開始する。
REFRはレフアレンス・レベル、Vccは正側電源
レベル、ADはアドレス駆動信号をそれぞれ示し
ている。尚、トランジスタＱ３及びＱ４の共通ソ
ース及びトランジスタＱ５及びＱ６のゲートは、
この回路を駆動する為の回路に接続され、また、
その駆動する為の回路は、信号が“Ｌ”の
状態になると動作を開始する。
本回路に於ける動作の概略を説明すると次の通
りである。
りである。
トランジスタＱ１１には、例えば1.5〔Ｖ〕程度
のレフアレンス・レベルREFRが入力されてい
て、また、トランジスタＱ１２にはTTLレベル
である信号が入力されている。
のレフアレンス・レベルREFRが入力されてい
て、また、トランジスタＱ１２にはTTLレベル
である信号が入力されている。
信号が立ち下がることに依つて回路が活
性化され、レフアレンス・レベルREFRに対する
CAS信号の“Ｈ”或いは“Ｌ”をトランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４からなるフリツプ・フロ
ツプで検出する。即ち、信号の“Ｈ”或い
は“Ｌ”に依つて、フリツプ・フロツプは何れか
一方の側が導通する。
性化され、レフアレンス・レベルREFRに対する
CAS信号の“Ｈ”或いは“Ｌ”をトランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４からなるフリツプ・フロ
ツプで検出する。即ち、信号の“Ｈ”或い
は“Ｌ”に依つて、フリツプ・フロツプは何れか
一方の側が導通する。
従つて、トランジスタＱ１５及びＱ１６の各ゲ
ートのうち何れか一方が負側電源レベルVssに、
そして、他方がVcc−Vthなるレベルになる。
ートのうち何れか一方が負側電源レベルVssに、
そして、他方がVcc−Vthなるレベルになる。
この状態で、アドレス駆動信号ADを入力する
とトランジスタＱ１５或いはＱ１６の何れか一方
から信号、例えばトランジスタＱ１５であれば通
常アドレス指示信号ADNが、また、トランジス
タＱ１６であればリフレツシユ・アドレス指示信
号ADFが送出される。
とトランジスタＱ１５或いはＱ１６の何れか一方
から信号、例えばトランジスタＱ１５であれば通
常アドレス指示信号ADNが、また、トランジス
タＱ１６であればリフレツシユ・アドレス指示信
号ADFが送出される。
第４図はアドレス・バツフアの具体例を表す要
部回路図であり、１点鎖線から上の部分が第１図
に於ける前置増幅部１２Ｐ或いは１３Ｐに、下の
部分が同じく駆動部１２Ｄ或いは１３Ｄにそれぞ
れ対応する。尚、第１図乃至第３図に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
部回路図であり、１点鎖線から上の部分が第１図
に於ける前置増幅部１２Ｐ或いは１３Ｐに、下の
部分が同じく駆動部１２Ｄ或いは１３Ｄにそれぞ
れ対応する。尚、第１図乃至第３図に於いて用い
た記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
図に於いて、Ｑ２１乃至Ｑ４０はトランジスタ
を示している。
を示している。
本回路の動作は第３図に関して説明した
ビフオア検出回路の動作とかなり類似して
いるが、その概略を説明すると次の通りである。
ビフオア検出回路の動作とかなり類似して
いるが、その概略を説明すると次の通りである。
トランジスタＱ３１にはレフアレンス・レベル
REFRが入力され、また、トランジスタＱ３２に
は外部アドレス信号或いはリフレツシユ・アドレ
ス信号が入力されている。
REFRが入力され、また、トランジスタＱ３２に
は外部アドレス信号或いはリフレツシユ・アドレ
ス信号が入力されている。
信号が立ち下がることに依つて回路が活
性化され、レフアレンス・レベルREFRに対する
外部アドレス信号或いはリフレツシユ・アドレス
信号の“Ｈ”又は“Ｌ”をトランジスタＱ２１，
Ｑ２２，Ｑ２３，Ｑ２４からなるフリツプ・フロ
ツプで検出する。
性化され、レフアレンス・レベルREFRに対する
外部アドレス信号或いはリフレツシユ・アドレス
信号の“Ｈ”又は“Ｌ”をトランジスタＱ２１，
Ｑ２２，Ｑ２３，Ｑ２４からなるフリツプ・フロ
ツプで検出する。
前記フリツプ・フロツプは何れか一方の側が導
通するので、トランジスタＱ３５及びＱ３６の各
ゲートのうち、何れか一方が負側電源レベルVss
に、また、他方がVcc−Vthなるレベルになる。
通するので、トランジスタＱ３５及びＱ３６の各
ゲートのうち、何れか一方が負側電源レベルVss
に、また、他方がVcc−Vthなるレベルになる。
この状態で、通常アドレス指示信号ADN或い
はリフレツシユ・・アドレス指示信号ADFが入
力されるとトランジスタＱ３７及びＱ３８のゲー
トのうち、何れか一方が“Ｈ”、他方が“Ｌ”の
状態となつて、同じく、一方が“Ｈ”であつて、
他方が“Ｌ”であるアドレス信号Ａ及びがロ
ウ・デコーダに向けて出力されることになる。
はリフレツシユ・・アドレス指示信号ADFが入
力されるとトランジスタＱ３７及びＱ３８のゲー
トのうち、何れか一方が“Ｈ”、他方が“Ｌ”の
状態となつて、同じく、一方が“Ｈ”であつて、
他方が“Ｌ”であるアドレス信号Ａ及びがロ
ウ・デコーダに向けて出力されることになる。
この場合、通常アドレス指示信号ADN或いは
リフレツシユ・アドレス指示信号ADFとアドレ
ス信号Ａ及びとは殆ど時間遅れがなく、僅かに
トランジスタ１段のVth分程度の遅を生ずるのみ
である。
リフレツシユ・アドレス指示信号ADFとアドレ
ス信号Ａ及びとは殆ど時間遅れがなく、僅かに
トランジスタ１段のVth分程度の遅を生ずるのみ
である。
本発明の半導体記憶装置では、信号及び
RAS信号が入力されて通常アドレス指示信号或
いはリフレツシユ・アドレス指示信号を発生する
CASビフオア検出回路と、信号の立ち
下がりで動作状態になる前置増幅部及び前記
CASビフオア検出回路からの通常アドレス
指示信号で外部アドレス信号をロウ・デコーダに
送出する駆動部からなる通常アドレス専用アドレ
ス・バツフアと、信号の立ち下がりで動作
状態になる前置増幅部及び前記ビフオア
RAS検出回路からのリフレツシユ・アドレス指
示信号でリフレツシユ・アドレス信号をロウ・デ
コーダに送出する駆動部からなるリフレツシユ・
アクセス専用アドレス・バツフアとを備えた構成
になつている。
RAS信号が入力されて通常アドレス指示信号或
いはリフレツシユ・アドレス指示信号を発生する
CASビフオア検出回路と、信号の立ち
下がりで動作状態になる前置増幅部及び前記
CASビフオア検出回路からの通常アドレス
指示信号で外部アドレス信号をロウ・デコーダに
送出する駆動部からなる通常アドレス専用アドレ
ス・バツフアと、信号の立ち下がりで動作
状態になる前置増幅部及び前記ビフオア
RAS検出回路からのリフレツシユ・アドレス指
示信号でリフレツシユ・アドレス信号をロウ・デ
コーダに送出する駆動部からなるリフレツシユ・
アクセス専用アドレス・バツフアとを備えた構成
になつている。
この構成に依ると、通常アクセス専用アドレ
ス・バツフアに於ける前置増幅部とリフレツシ
ユ・アクセス専用アドレス・バツフアに於ける前
置増幅部は信号の立ち下がりで予め動作状
態にあり、その動作している間にビフオア
RAS検出回路から通常アドレス指示信号或いは
リフレツシユ・アドレス指示信号が送出され、前
置増幅部の動作が終了する頃に前記信号の何れか
が対応する駆動部に入力され、それに依り、該駆
動部からは直ちに外部アドレス信号或いはリフレ
ツシユ・アドレス信号などのアドレス信号がロ
ウ・デコーダに送出されるものであり、この場合
に於いて、通常アドレス指示信号或いはリフレツ
シユ・アドレス指示信号の入力があつてからアド
レス信号がロウ・デコーダに送出されるまでの時
間遅れは実際上は無視できる程度に短く、僅かト
ランジスタ１段のＶth分程度しかない。従つて、
リフレツシユ動作させる場合、従来技術に於ける
ように、長いセツト・アツプ・タイムを設定し
て、その間にリフレツシ動作であることを検出し
てリフレツシユ信号を発生させ、そのリフレツシ
ユ信号でアドレス切換回路を作動させ、それに依
つて外部アドレス信号とリフレツシユ・アドレス
信号との切り換えを行つてアドレス・バツフアに
入力し、そこで増幅などしてロウ・デコーダに送
出する旨の一連の操作を行う必要はなくなる。そ
の結果、前記セツト・アツプ・タイムがメモリの
動作サイクルに影響を与えることは実質的に解消
される。
ス・バツフアに於ける前置増幅部とリフレツシ
ユ・アクセス専用アドレス・バツフアに於ける前
置増幅部は信号の立ち下がりで予め動作状
態にあり、その動作している間にビフオア
RAS検出回路から通常アドレス指示信号或いは
リフレツシユ・アドレス指示信号が送出され、前
置増幅部の動作が終了する頃に前記信号の何れか
が対応する駆動部に入力され、それに依り、該駆
動部からは直ちに外部アドレス信号或いはリフレ
ツシユ・アドレス信号などのアドレス信号がロ
ウ・デコーダに送出されるものであり、この場合
に於いて、通常アドレス指示信号或いはリフレツ
シユ・アドレス指示信号の入力があつてからアド
レス信号がロウ・デコーダに送出されるまでの時
間遅れは実際上は無視できる程度に短く、僅かト
ランジスタ１段のＶth分程度しかない。従つて、
リフレツシユ動作させる場合、従来技術に於ける
ように、長いセツト・アツプ・タイムを設定し
て、その間にリフレツシ動作であることを検出し
てリフレツシユ信号を発生させ、そのリフレツシ
ユ信号でアドレス切換回路を作動させ、それに依
つて外部アドレス信号とリフレツシユ・アドレス
信号との切り換えを行つてアドレス・バツフアに
入力し、そこで増幅などしてロウ・デコーダに送
出する旨の一連の操作を行う必要はなくなる。そ
の結果、前記セツト・アツプ・タイムがメモリの
動作サイクルに影響を与えることは実質的に解消
される。
第１図は本発明一実施例の要部ブロツク図、第
２図は第１図に見られる実施例の動作を説明する
為のタイミング・チヤート、第３図はビフ
オア検出回路を具体的に示す要部回路図、
第４図はアドレス・バツフアを具体的に示す要部
回路図、第５図は従来例の要部ブロツク図、第６
図は第５図に見られる従来例の動作を説明する為
のタイミング・チヤートをそれぞれ表している。 図に於いて、１１はビフオア検出回
路、１２は通常アクセス専用アドレス・バツフ
ア、１２Ｐは前置増幅器、１２Ｄは駆動部、１３
はリフレツシユ・アドレス専用アドレス・バツフ
ア、１３Ｐは前置増幅部、１３Ｄは駆動部をそれ
ぞれ示している。
２図は第１図に見られる実施例の動作を説明する
為のタイミング・チヤート、第３図はビフ
オア検出回路を具体的に示す要部回路図、
第４図はアドレス・バツフアを具体的に示す要部
回路図、第５図は従来例の要部ブロツク図、第６
図は第５図に見られる従来例の動作を説明する為
のタイミング・チヤートをそれぞれ表している。 図に於いて、１１はビフオア検出回
路、１２は通常アクセス専用アドレス・バツフ
ア、１２Ｐは前置増幅器、１２Ｄは駆動部、１３
はリフレツシユ・アドレス専用アドレス・バツフ
ア、１３Ｐは前置増幅部、１３Ｄは駆動部をそれ
ぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ 信号及び信号が入力されて通常ア
ドレス指示信号或いはリフレツシユ・アドレス指
示信号を発生するビフオア検出回路と、 信号の立ち下がりで動作状態になる前置
増幅部及び前記ビフオア検出回路から
の通常アドレス指示信号で外部アドレス信号をロ
ウ・デコーダに送出する駆動部からなる通常アク
セス専用アドレス・バツフアと、 信号の立ち下がりで動作状態になる前置
増幅部及び前記ビフオア検出回路から
のリフレツシユ・アドレス指示信号でリフレツシ
ユ・アドレス信号をロウ・デコーダに送出する駆
動部からなるリフレツシユ・アクセス専用アドレ
ス・バツフアと を備えてなることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150094A JPS6212991A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
| KR8605013A KR910000965B1 (en) | 1985-07-10 | 1986-06-23 | Semiconductor dynamic memory device having improved reffesh operation |
| US06/883,804 US4787067A (en) | 1985-07-10 | 1986-07-09 | Semiconductor dynamic memory device having improved refreshing |
| EP86109436A EP0208316B1 (en) | 1985-07-10 | 1986-07-10 | Dynamic memory device |
| DE8686109436T DE3687486T2 (de) | 1985-07-10 | 1986-07-10 | Dynamische speicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150094A JPS6212991A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6212991A JPS6212991A (ja) | 1987-01-21 |
| JPH0467719B2 true JPH0467719B2 (ja) | 1992-10-29 |
Family
ID=15489378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150094A Granted JPS6212991A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4787067A (ja) |
| EP (1) | EP0208316B1 (ja) |
| JP (1) | JPS6212991A (ja) |
| KR (1) | KR910000965B1 (ja) |
| DE (1) | DE3687486T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281296A (ja) * | 1987-05-13 | 1988-11-17 | Mitsubishi Electric Corp | ダイナミツクｒａｍ |
| JPH061634B2 (ja) * | 1987-07-07 | 1994-01-05 | 松下電子工業株式会社 | ダイナミック型記憶装置 |
| JPS6484496A (en) * | 1987-09-26 | 1989-03-29 | Mitsubishi Electric Corp | Semiconductor memory |
| EP0310712B1 (en) * | 1987-10-05 | 1993-09-01 | Océ-Nederland B.V. | Front-end system for a raster output scanner |
| US5173878A (en) * | 1987-11-25 | 1992-12-22 | Kabushiki Kaisha Toshiba | Semiconductor memory including address multiplexing circuitry for changing the order of supplying row and column addresses between read and write cycles |
| JPH01205788A (ja) * | 1988-02-12 | 1989-08-18 | Toshiba Corp | 半導体集積回路 |
| JPH0221490A (ja) * | 1988-07-07 | 1990-01-24 | Oki Electric Ind Co Ltd | ダイナミック・ランダム・アクセス・メモリ |
| JP2646032B2 (ja) * | 1989-10-14 | 1997-08-25 | 三菱電機株式会社 | Ｌｉｆｏ方式の半導体記憶装置およびその制御方法 |
| JPH05234371A (ja) * | 1992-02-21 | 1993-09-10 | Fujitsu Ltd | ダイナミックｒａｍ |
| JP2982928B2 (ja) * | 1992-04-01 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| US5671392A (en) * | 1995-04-11 | 1997-09-23 | United Memories, Inc. | Memory device circuit and method for concurrently addressing columns of multiple banks of multi-bank memory array |
| KR100587690B1 (ko) * | 2004-10-13 | 2006-06-08 | 삼성전자주식회사 | 어드레스 버퍼 회로 및 어드레스 버퍼 제어방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3729722A (en) * | 1971-09-17 | 1973-04-24 | Gte Automatic Electric Lab Inc | Dynamic mode integrated circuit memory with self-initiating refresh means |
| US4079462A (en) * | 1976-05-07 | 1978-03-14 | Intel Corporation | Refreshing apparatus for MOS dynamic RAMs |
| JPS55150192A (en) * | 1979-05-08 | 1980-11-21 | Nec Corp | Memory unit |
| JPS58155596A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| JPS5954096A (ja) * | 1982-09-22 | 1984-03-28 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| JPH0787037B2 (ja) * | 1984-03-02 | 1995-09-20 | 沖電気工業株式会社 | 半導体メモリ回路のデータ書込方法 |
| US4653030B1 (en) * | 1984-08-31 | 1997-08-26 | Texas Instruments Inc | Self refresh circuitry for dynamic memory |
| JPS629591A (ja) * | 1985-07-08 | 1987-01-17 | Nec Corp | Ｍｏｓダイナミツクｒａｍ |
-
1985
- 1985-07-10 JP JP60150094A patent/JPS6212991A/ja active Granted
-
1986
- 1986-06-23 KR KR8605013A patent/KR910000965B1/ko not_active Expired
- 1986-07-09 US US06/883,804 patent/US4787067A/en not_active Expired - Fee Related
- 1986-07-10 DE DE8686109436T patent/DE3687486T2/de not_active Expired - Fee Related
- 1986-07-10 EP EP86109436A patent/EP0208316B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6212991A (ja) | 1987-01-21 |
| DE3687486T2 (de) | 1993-04-29 |
| US4787067A (en) | 1988-11-22 |
| DE3687486D1 (de) | 1993-02-25 |
| EP0208316A2 (en) | 1987-01-14 |
| EP0208316A3 (en) | 1990-08-16 |
| KR910000965B1 (en) | 1991-02-19 |
| EP0208316B1 (en) | 1993-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11260057A (ja) | 半導体記憶装置 | |
| JPH0467719B2 (ja) | ||
| US4893282A (en) | Semiconductor memory device | |
| US5946253A (en) | Semiconductor memory device | |
| US5872465A (en) | Self cut-off type sense amplifier operable over a wide range of power supply voltages | |
| JPH0757464A (ja) | 半導体記憶回路 | |
| JPH09106670A (ja) | 半導体メモリ装置とそのカラムデコーダ回路 | |
| KR980011464A (ko) | 반도체 메모리의 데이타라인 등화 제어회로 | |
| JPS63138597A (ja) | ダイナミツクメモリ装置 | |
| JP3084759B2 (ja) | ダイナミックランダムアクセスメモリ装置 | |
| US5469392A (en) | Semiconductor memory | |
| JP2557337B2 (ja) | 半導体記憶装置 | |
| US6169702B1 (en) | Memory device having a chip select speedup feature and associated methods | |
| US4641281A (en) | Dynamic random access memory with hidden refresh control | |
| JPH0485791A (ja) | 半導体記憶装置 | |
| JPS61156596A (ja) | 半導体記憶装置 | |
| US6304491B2 (en) | Integrated semiconductor memory | |
| KR0149576B1 (ko) | 동일한 티티엘 레벨의 신호를 입력신호로 하는 다수개의 입력버퍼를 구비한 반도체 메모리장치 | |
| JP2983750B2 (ja) | 半導体記憶装置 | |
| JP3369706B2 (ja) | 半導体記憶装置 | |
| KR950008456B1 (ko) | 반도체 메모리 소자의 데이타 출력 버퍼 인에이블 신호 발생기 | |
| JPH02304797A (ja) | 半導体記憶装置 | |
| JPH10334665A (ja) | 半導体記憶装置 | |
| JPH0750551B2 (ja) | 半導体記憶装置 | |
| JPH07235187A (ja) | 半導体記憶装置、及びデータ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |