JPH0470785B2 - - Google Patents
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- JPH0470785B2 JPH0470785B2 JP58049792A JP4979283A JPH0470785B2 JP H0470785 B2 JPH0470785 B2 JP H0470785B2 JP 58049792 A JP58049792 A JP 58049792A JP 4979283 A JP4979283 A JP 4979283A JP H0470785 B2 JPH0470785 B2 JP H0470785B2
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
- H10W20/038—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers covering conductive structures
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
(a) 発明の技術分野
本発明は半導体装置に係り、特に半導体基体に
オーミツクに接触する電極配線層の構造及び半導
体基体にオーミツクに接触する電極配線層と上部
配線層との接続部構造の改良及びかかる半導体装
置の製造装置の製造方法に関する。 (b) 従来技術と問題点 LSI、超LSI等の半導体装置の電極配線材料に
はアルミニウム（Al）若しくはアルミニウム合
金が多く用いられている。Alは電気抵抗が小さ
く、且つ半導体例えばシリコン（Si）との抵触抵
抗を小さくなし得る等の長所を有するが、その反
面Siと反応し易いため、電極配線形成後のアニー
ル工程等の加熱処理工程に於てAl電極配線に接
触しているSi層が該Al電極配線中に溶解析出し、
電極配線に抵抗値増大、変形等の品質低下をもた
らす。 又例えば浅いエミツタを有するバイポーラ・ト
ランジスタに於ては、Siが電極配線中に吸い上げ
られることにより接合が破壊されてエミツタ−ベ
ース間シヨートを発生させる。更には、シヨツト
キバリア・ダイオードが形成されている場合、そ
の特性のバラツキを招いたりもする。 このような問題を防止するために、第１図に示
すように、Si基体１表面と二酸化シリコン
（SiO2）或るいはりん珪酸ガラス（PSG）等より
なる絶縁膜２に開口されたコンタクト窓３に於て
接触する電極配線４を、第１のAl層５、チタン
（Ti）、タングステン（Ｗ）、モリブデン（Mo）、
ジルコン（Zr）、クロム（Cr）、ハフニウム
（Hf）、ニオブ（Nb）、バナジウム（Ｖ）、ニツケ
ル（Ni）、白金（Pt）、タンタル（Ta）、パラジ
ウム（Pd）のような高融点金属層若しくはその
合金層例えばTiW層６、及び第２のAl層７から
なる３層構造にする方法がかねてより用いられて
いる。 この構造はTi、Ｗ、TiW等前記高融点金属及
びその合金がAlともSiとも反応しないことを利
用したものであつて、上述の如くTiWよりなる
薄層６を第１及び第２のAl層５，７の間にバリ
ア層として介在せしめることにより、Siと反応す
るAlの量を第１のAl層５のみに限定し、もつて
Siの溶解量及び析出量を一定量以下に制限し得る
ようにしたものである。 半導体装置の電極配線をかかる構造として、
Al配線中への基体Siの過剰な拡散を防止するこ
とにより、前記電極配線を形成した後に於ても、
凡そ450〔℃〕以下の温度であれば半導体装置の電
気的特性を劣化させることなく加熱処理を施すこ
とが可能となつた。しかし昨今では素子の組立工
程の自動化等のため、素子の耐熱特性として少く
とも500〔℃〕程度の温度にさらされても異常のな
いことが要請される趨勢にある。 上記500〔℃〕という高温下に於て、上記従来の
TiWバリア層はAlとSiの反応を抑止するバリア
性を失い、前記第２（上層）のAl電極配線中へ基
体Siの過剰な拡散を生じ、半導体装置の電気的特
性が劣化する。 又Al電極配線のSi基体に接触する領域上に上
部のAl配線を接続する構造に於ては、Si基体に
接する領域上のAlの体積が著しく大きくなるた
めSi基体のAl中への溶解量が大幅に増し、Si基
体内に形成されている接合部の破壊が極めて起こ
り易くなる。この場合Al電極配線と上部配線の
間に前記TiWからなる従来のバリア層を介在せ
しめることは、上記接合破壊の防止に有効であ
る。しかしこの場合も組立工程等に於て500〔℃〕
程度の高温にさらされた際にはTiW層のバリア
性は失われ、半導体装置の電気的特性が劣化す
る。 そこで500〔℃〕程度の高温に耐え得るバリア層
として窒化チタン（TiN）層が提案されている
が、該TiN層はこれを形成する際に用いるスパ
ツタ・ターゲツトが極めて脆弱で非常に高価にな
るため工業的実用性に乏しいという欠点があつ
た。 (c) 発明の目的 本発明の目的は上記問題点を解消して、半導体
装置の耐熱性を向上せしめるにある。 (d) 発明の構成 即ち本発明は半導体装置においてシリコン又は
シリコンを含む層に少なくとも一部が接続する如
きアルミニウム又はアルミニウム合金よりなる第
１の薄層とその上に形成された窒化チタンとタン
グステンの混合物よりなる第２の薄層と該層上に
形成されたアルミニウム又はアルミニウム合金よ
りなる第３の薄層とからなることを特徴とし、ま
たシリコンもしくはシリコンを含む層に少なくと
も一部が接続する如きアルミニウム又はアルミニ
ウム合金よりなる第１の薄層とその上に形成され
た窒化チタンとタングステンの混合物よりなる第
２の薄層と該層上に形成されたアルミニウム又は
アルミニウム合金よりなる第３の薄層のうち、第
２の薄層及び第１又は第３の薄層のいづれかの層
の夫々の延長部分は絶縁物層と共に積層され、更
に本発明による半導体装置はシリコン又はシリコ
ンを含む層に少なくとも一部が接続するような、
第１の薄層をアルミニウム又はアルミニウム合金
のスパツタリング層として形成する工程、窒化チ
タン粉末とタングステン粉末の混合物の焼結体を
スパツタリングして窒化チタンとタングステンの
混合物よりなる第２の薄層を形成する工程及び第
３の薄層としてアルミニウム又はアルミニウム合
金よりなるスパツタリング層を形成する工程を含
む製造方法により製造され、かつかかる製造方法
において窒化チタンとタングステンの混合物より
なる薄層形成のため、窒化チタン粉末とタングス
テン粉末の混合物の焼結体よりなるスパツタター
ゲツトが使用される。 (e) 発明の実施例 以下本発明を実施例について、図を用いて詳細
に説明する。 第２図は本発明により製作した半導体装置の一
実施例であるnpn型バイポーラ半導体装置を示す
要部断面図、第３図はその製造方法を示す工程断
面図、第４図は他の一実施例である配線接続部を
示す要部断面図、第５図はその製造方法を示す工
程断面図、第６図はシヨツトキ・バリア接合に於
ける熱処理温度と順方向電圧の関係図である。 本発明により形成したnpn型バイポーラ半導体
装置は、例えば第２図のような構造を有してい
る。該第２図に於て、１はｐ型のSi基板、２は絶
縁膜で例えば二酸化シリコン（SiO2）膜、１１，
１２，１３はそれぞれベース電極、エミツタ電
極、コレクタ電極で、いずれもアルミニウム
（Al）若しくはその合金からなる第１の薄層１
４、窒化チタン（TiN）とタングステン（Ｗ）
の混合物（以下TiN−Ｗと表わす）よりなる第
２の薄層１５、Al若しくはその合金よりなる第
３の薄層１６とが積層された３層構造を有する。
上記第１、第２、第３の薄層１４，１５，１６の
厚さは、例えばそれぞれ凡そ1000，1000，6500
〔Å〕程度とする。また１７はｎ型のエピタキシ
ヤル層でコレクタ領域、１８はn+型の埋込み層、
１９はｐ型ベース領域、２０，２１はn+型領域
でそれぞれコレクタ・コンタクト領域及びエミツ
タ領域、２２はp+型のアイソレーシヨン領域で
ある。 上記実施例の半導体装置は、３層構造の各電極
１１，１２，１３はいずれも、第１の層１４を基
体Siとのオーミツク接触形成の容易なAl若しく
はその合金よりなる薄層、第２の層１５をTiN
−Ｗよりなる薄層、第３の層１６を導電性に主と
して寄与するAl若しくはその合金よりなる薄層
とした点が従来の半導体装置と異なるのみで、他
はなんら変るところはない。 次に第３図イ〜ハにより本実施例の半導体装置
の製造方法を説明する。なお各部の番号は第２図
と共通である。 第３図イはSi基板１面に所定のnpn型バイポー
ラ半導体素子の形成を完了し、基板１表面を被覆
するSiO2膜２を選択的に除去して、ベース電極
窓２３、エミツタ電極窓２４、コレクタ電極窓２
５を開口した状態を示す。ここ迄の工程は通常の
製造工程に従つて進めてよい。 次いで第３図ロに示すように、上記SiO2膜２
上を含む基板１上全面に、例えばマグネトロン・
スパツタ等のスパツタリング法によりAl若しく
はその合金、TiN−Ｗ、Al若しくはその合金を
順次積層して被着せしめ、第１、第２、第３の薄
層１４，１５，１６を形成する。 なおここでTiN−Ｗよりなる第２の薄層１５
を形成する際に用いるスパツタ・ターゲツトは本
発明によりTiN粉末とＷ粉末とを混ぜ合わせ焼
結することにより形成され、この場合ＷがTiN
粉末のバインダの役目をし、TiNが応力吸収の
役目を果すので割れにくい強靭なターゲツトが形
成できる。この焼結体ターゲツトを用いた場合、
TiNとＷの混合比は被着膜においても維持され
ることが確められている。従つて上記第２の薄層
１５に含まれるTiNの割合は、前記ターゲツト
の靭性を保ち得る上限の割合90（wt％）から充分
なバリア性を得られる下限の割合10〔wt％〕の範
囲内で選ばれる。 又第１、第３の薄層１４，１６にAl合金を用
いる場合、該Al合金は通常配線材料として用い
られるAl合金と同様の組成でよい。 次いで第３図ハに示すように上記第３の薄層１
６上に所定のパターンを有するレジスト膜２６を
形成し、これをマスクとして例えば四塩化炭素
（CCl4）、三塩化硼素（BCl3）、塩素（Cl2）等の
ような塩素系の反応ガスを用いてドライエツチン
グを行い、上記第１、第２、第３の薄層１４，１
５，１６を選択的に除去することによつて、ベー
ス電極１１、エミツタ電極１２、コレクタ電極１
３を形成する。そしてこの後前記レジスト膜２６
を除去して、本実施例の半導体装置の完成体が得
られる。 又本発明の他一実施例であるところのSi層に直
に接触する下層の電極配線と上層配線との接続部
は、例えば第４図に示すような構造を有してい
る。該第４図に於て、１はｐ型Si基板、２は例え
ばSiO2からなる下層の絶縁膜、２４はエミツタ
電極窓２４、２７はAl若しくはAl合金よりなる
厚さ0.8〜１〔μm〕程度のエミツタ電極配線、２
８はりん珪酸ガラス（PSG）等よりなる層間絶
縁膜、２９は厚さ1000〔Å〕程度のTiN／Ｗより
なるバリア層、３０はAl若しくはAl合金よりな
る厚さ１〜1.5〔μm〕程度の上層配線を示してお
り、このように本発明の構造に於ては下層のAl
電極配線例えばエミツタ電極配線２７と上層の
Al配線３０とがTiN／Ｗバリア層２９を介して
コンタクトせしめられる。ここでTiN／Ｗバリ
ア層２９の組成は前記実施例の範囲で選ばれる。
又バリア層２９は上層配線３０と共に図の如く層
間絶縁膜２８上にまで延在し積層されているが、
この場合のバリア層は絶縁膜と上層のAl配線層
との熱膨張係数の差のバツフア層として、又絶縁
膜とAl配線層間のマイグレーシヨン防止層及び
密着性を高めるための層として有効である。なお
同図中、１７はｎ型のエピタキシヤル層でコレク
タ領域、１８はn+型埋込み層、１９はｐ型ベー
ス領域、２１はn+型エミツタ領域、２２はp+型
アイソレーシヨン領域である。 次に第５図イ〜ハにより本実施例の半導体装置
の製造方法を説明する。各部の番号は第４図と共
通である。 第５図イはSi基板１面に所定のnpn型バイポー
ラ半導体素子の形成を完了し、基板１表面を被覆
するSiO2膜２を選択的に除去してエミツタ電極
窓２４、ベース電極窓（図示せず）、コレクタ電
極窓（図示せず）を開口せしめ、該SiO2膜２上
にAl若しくはAl合金よりなるエミツタ電極配線
２７、ベース電極配線（図示せず）、コレクタ電
極配線（図示せず）の形成を終つた状態を示す。
ここまでの工程は従来同様通常の製造工程に従つ
て進められる。 次いで第５図ロに示すように上記下層の電極配
線形成面上に通常の化学気相成長（CVD）法等
により例えば厚さ5000〔Å〕程度のPSGよりなる
層間絶縁膜２８を形成し、通常のフオト・リソグ
ラフイ技術により、例えばエミツタ電極窓２４上
部のエミツタ電極配線２７の上に配線コンタクト
窓３１を形成する。 次いで第５図ハに示すように、上記配線コンタ
クト窓３１内に表出するエミツタ電極配線２７の
上面及び層間絶縁膜２８上に、前記実施例同様例
えばマグネトロン・スパツタ等のスパツタリング
法によりTiN−Ｗ層２９及び上層のAl若しくは
Al合金層を形成し、次いで前記実施例同様のフ
オト・リソグラフイ技術を用い上層のAl若しく
はAl合金層及びTiN−Ｗ層２９を選択的にエツ
チング除去して、エミツタ電極配線２７にTiN
−Ｗ層２９を介してコンタクトする上層Al配線
３０を形成し、本実施例の半導体装置の完成体が
得られる なお本実施例ではTiN−Ｗ層２９を上層Al配
線３０の下面に設けたが、該TiN−Ｗ層２９は
下層の電極配線の上面に設けてもよい。この場合
にもこのバリア層はAl配線層２７と絶縁膜間で
マイグレーシヨン防止層、密着性を高める層及び
熱膨張係数の差に対するバツフア層としての機能
をはたしうる。 次に前記第１の実施例（第３図参照）に示した
本発明の半導体装置に於ける耐熱特性を、従来装
置と比較して第１表に示す。 この表に示す従来装置は電極配線に於ける第１
の薄層１４をAl層とし、第２の薄層１５即ちバ
リア層をTi−Ｗ層とし、第３の薄層１６をAl層
としてなるもので、本実施例は上記第２の薄層
（バリア層）をTiN−Ｗ層に代えたものであり、
更に本実施例１に於てはTiN−Ｗ層に於ける
TiNの含有率が凡そ10〔wt％〕であり、２に於て
はTiNの含有率凡そ80〔wt％〕である。そしてこ
の表には、これらの試料をそれぞれ窒素（N2）
雰囲気中に於て同表に示す温度で約30分間アニー
ルを行つた後、第３の薄層を除去して第２の薄層
を露出させ、これを顕微鏡で観察した結果を示
す。
オーミツクに接触する電極配線層の構造及び半導
体基体にオーミツクに接触する電極配線層と上部
配線層との接続部構造の改良及びかかる半導体装
置の製造装置の製造方法に関する。 (b) 従来技術と問題点 LSI、超LSI等の半導体装置の電極配線材料に
はアルミニウム（Al）若しくはアルミニウム合
金が多く用いられている。Alは電気抵抗が小さ
く、且つ半導体例えばシリコン（Si）との抵触抵
抗を小さくなし得る等の長所を有するが、その反
面Siと反応し易いため、電極配線形成後のアニー
ル工程等の加熱処理工程に於てAl電極配線に接
触しているSi層が該Al電極配線中に溶解析出し、
電極配線に抵抗値増大、変形等の品質低下をもた
らす。 又例えば浅いエミツタを有するバイポーラ・ト
ランジスタに於ては、Siが電極配線中に吸い上げ
られることにより接合が破壊されてエミツタ−ベ
ース間シヨートを発生させる。更には、シヨツト
キバリア・ダイオードが形成されている場合、そ
の特性のバラツキを招いたりもする。 このような問題を防止するために、第１図に示
すように、Si基体１表面と二酸化シリコン
（SiO2）或るいはりん珪酸ガラス（PSG）等より
なる絶縁膜２に開口されたコンタクト窓３に於て
接触する電極配線４を、第１のAl層５、チタン
（Ti）、タングステン（Ｗ）、モリブデン（Mo）、
ジルコン（Zr）、クロム（Cr）、ハフニウム
（Hf）、ニオブ（Nb）、バナジウム（Ｖ）、ニツケ
ル（Ni）、白金（Pt）、タンタル（Ta）、パラジ
ウム（Pd）のような高融点金属層若しくはその
合金層例えばTiW層６、及び第２のAl層７から
なる３層構造にする方法がかねてより用いられて
いる。 この構造はTi、Ｗ、TiW等前記高融点金属及
びその合金がAlともSiとも反応しないことを利
用したものであつて、上述の如くTiWよりなる
薄層６を第１及び第２のAl層５，７の間にバリ
ア層として介在せしめることにより、Siと反応す
るAlの量を第１のAl層５のみに限定し、もつて
Siの溶解量及び析出量を一定量以下に制限し得る
ようにしたものである。 半導体装置の電極配線をかかる構造として、
Al配線中への基体Siの過剰な拡散を防止するこ
とにより、前記電極配線を形成した後に於ても、
凡そ450〔℃〕以下の温度であれば半導体装置の電
気的特性を劣化させることなく加熱処理を施すこ
とが可能となつた。しかし昨今では素子の組立工
程の自動化等のため、素子の耐熱特性として少く
とも500〔℃〕程度の温度にさらされても異常のな
いことが要請される趨勢にある。 上記500〔℃〕という高温下に於て、上記従来の
TiWバリア層はAlとSiの反応を抑止するバリア
性を失い、前記第２（上層）のAl電極配線中へ基
体Siの過剰な拡散を生じ、半導体装置の電気的特
性が劣化する。 又Al電極配線のSi基体に接触する領域上に上
部のAl配線を接続する構造に於ては、Si基体に
接する領域上のAlの体積が著しく大きくなるた
めSi基体のAl中への溶解量が大幅に増し、Si基
体内に形成されている接合部の破壊が極めて起こ
り易くなる。この場合Al電極配線と上部配線の
間に前記TiWからなる従来のバリア層を介在せ
しめることは、上記接合破壊の防止に有効であ
る。しかしこの場合も組立工程等に於て500〔℃〕
程度の高温にさらされた際にはTiW層のバリア
性は失われ、半導体装置の電気的特性が劣化す
る。 そこで500〔℃〕程度の高温に耐え得るバリア層
として窒化チタン（TiN）層が提案されている
が、該TiN層はこれを形成する際に用いるスパ
ツタ・ターゲツトが極めて脆弱で非常に高価にな
るため工業的実用性に乏しいという欠点があつ
た。 (c) 発明の目的 本発明の目的は上記問題点を解消して、半導体
装置の耐熱性を向上せしめるにある。 (d) 発明の構成 即ち本発明は半導体装置においてシリコン又は
シリコンを含む層に少なくとも一部が接続する如
きアルミニウム又はアルミニウム合金よりなる第
１の薄層とその上に形成された窒化チタンとタン
グステンの混合物よりなる第２の薄層と該層上に
形成されたアルミニウム又はアルミニウム合金よ
りなる第３の薄層とからなることを特徴とし、ま
たシリコンもしくはシリコンを含む層に少なくと
も一部が接続する如きアルミニウム又はアルミニ
ウム合金よりなる第１の薄層とその上に形成され
た窒化チタンとタングステンの混合物よりなる第
２の薄層と該層上に形成されたアルミニウム又は
アルミニウム合金よりなる第３の薄層のうち、第
２の薄層及び第１又は第３の薄層のいづれかの層
の夫々の延長部分は絶縁物層と共に積層され、更
に本発明による半導体装置はシリコン又はシリコ
ンを含む層に少なくとも一部が接続するような、
第１の薄層をアルミニウム又はアルミニウム合金
のスパツタリング層として形成する工程、窒化チ
タン粉末とタングステン粉末の混合物の焼結体を
スパツタリングして窒化チタンとタングステンの
混合物よりなる第２の薄層を形成する工程及び第
３の薄層としてアルミニウム又はアルミニウム合
金よりなるスパツタリング層を形成する工程を含
む製造方法により製造され、かつかかる製造方法
において窒化チタンとタングステンの混合物より
なる薄層形成のため、窒化チタン粉末とタングス
テン粉末の混合物の焼結体よりなるスパツタター
ゲツトが使用される。 (e) 発明の実施例 以下本発明を実施例について、図を用いて詳細
に説明する。 第２図は本発明により製作した半導体装置の一
実施例であるnpn型バイポーラ半導体装置を示す
要部断面図、第３図はその製造方法を示す工程断
面図、第４図は他の一実施例である配線接続部を
示す要部断面図、第５図はその製造方法を示す工
程断面図、第６図はシヨツトキ・バリア接合に於
ける熱処理温度と順方向電圧の関係図である。 本発明により形成したnpn型バイポーラ半導体
装置は、例えば第２図のような構造を有してい
る。該第２図に於て、１はｐ型のSi基板、２は絶
縁膜で例えば二酸化シリコン（SiO2）膜、１１，
１２，１３はそれぞれベース電極、エミツタ電
極、コレクタ電極で、いずれもアルミニウム
（Al）若しくはその合金からなる第１の薄層１
４、窒化チタン（TiN）とタングステン（Ｗ）
の混合物（以下TiN−Ｗと表わす）よりなる第
２の薄層１５、Al若しくはその合金よりなる第
３の薄層１６とが積層された３層構造を有する。
上記第１、第２、第３の薄層１４，１５，１６の
厚さは、例えばそれぞれ凡そ1000，1000，6500
〔Å〕程度とする。また１７はｎ型のエピタキシ
ヤル層でコレクタ領域、１８はn+型の埋込み層、
１９はｐ型ベース領域、２０，２１はn+型領域
でそれぞれコレクタ・コンタクト領域及びエミツ
タ領域、２２はp+型のアイソレーシヨン領域で
ある。 上記実施例の半導体装置は、３層構造の各電極
１１，１２，１３はいずれも、第１の層１４を基
体Siとのオーミツク接触形成の容易なAl若しく
はその合金よりなる薄層、第２の層１５をTiN
−Ｗよりなる薄層、第３の層１６を導電性に主と
して寄与するAl若しくはその合金よりなる薄層
とした点が従来の半導体装置と異なるのみで、他
はなんら変るところはない。 次に第３図イ〜ハにより本実施例の半導体装置
の製造方法を説明する。なお各部の番号は第２図
と共通である。 第３図イはSi基板１面に所定のnpn型バイポー
ラ半導体素子の形成を完了し、基板１表面を被覆
するSiO2膜２を選択的に除去して、ベース電極
窓２３、エミツタ電極窓２４、コレクタ電極窓２
５を開口した状態を示す。ここ迄の工程は通常の
製造工程に従つて進めてよい。 次いで第３図ロに示すように、上記SiO2膜２
上を含む基板１上全面に、例えばマグネトロン・
スパツタ等のスパツタリング法によりAl若しく
はその合金、TiN−Ｗ、Al若しくはその合金を
順次積層して被着せしめ、第１、第２、第３の薄
層１４，１５，１６を形成する。 なおここでTiN−Ｗよりなる第２の薄層１５
を形成する際に用いるスパツタ・ターゲツトは本
発明によりTiN粉末とＷ粉末とを混ぜ合わせ焼
結することにより形成され、この場合ＷがTiN
粉末のバインダの役目をし、TiNが応力吸収の
役目を果すので割れにくい強靭なターゲツトが形
成できる。この焼結体ターゲツトを用いた場合、
TiNとＷの混合比は被着膜においても維持され
ることが確められている。従つて上記第２の薄層
１５に含まれるTiNの割合は、前記ターゲツト
の靭性を保ち得る上限の割合90（wt％）から充分
なバリア性を得られる下限の割合10〔wt％〕の範
囲内で選ばれる。 又第１、第３の薄層１４，１６にAl合金を用
いる場合、該Al合金は通常配線材料として用い
られるAl合金と同様の組成でよい。 次いで第３図ハに示すように上記第３の薄層１
６上に所定のパターンを有するレジスト膜２６を
形成し、これをマスクとして例えば四塩化炭素
（CCl4）、三塩化硼素（BCl3）、塩素（Cl2）等の
ような塩素系の反応ガスを用いてドライエツチン
グを行い、上記第１、第２、第３の薄層１４，１
５，１６を選択的に除去することによつて、ベー
ス電極１１、エミツタ電極１２、コレクタ電極１
３を形成する。そしてこの後前記レジスト膜２６
を除去して、本実施例の半導体装置の完成体が得
られる。 又本発明の他一実施例であるところのSi層に直
に接触する下層の電極配線と上層配線との接続部
は、例えば第４図に示すような構造を有してい
る。該第４図に於て、１はｐ型Si基板、２は例え
ばSiO2からなる下層の絶縁膜、２４はエミツタ
電極窓２４、２７はAl若しくはAl合金よりなる
厚さ0.8〜１〔μm〕程度のエミツタ電極配線、２
８はりん珪酸ガラス（PSG）等よりなる層間絶
縁膜、２９は厚さ1000〔Å〕程度のTiN／Ｗより
なるバリア層、３０はAl若しくはAl合金よりな
る厚さ１〜1.5〔μm〕程度の上層配線を示してお
り、このように本発明の構造に於ては下層のAl
電極配線例えばエミツタ電極配線２７と上層の
Al配線３０とがTiN／Ｗバリア層２９を介して
コンタクトせしめられる。ここでTiN／Ｗバリ
ア層２９の組成は前記実施例の範囲で選ばれる。
又バリア層２９は上層配線３０と共に図の如く層
間絶縁膜２８上にまで延在し積層されているが、
この場合のバリア層は絶縁膜と上層のAl配線層
との熱膨張係数の差のバツフア層として、又絶縁
膜とAl配線層間のマイグレーシヨン防止層及び
密着性を高めるための層として有効である。なお
同図中、１７はｎ型のエピタキシヤル層でコレク
タ領域、１８はn+型埋込み層、１９はｐ型ベー
ス領域、２１はn+型エミツタ領域、２２はp+型
アイソレーシヨン領域である。 次に第５図イ〜ハにより本実施例の半導体装置
の製造方法を説明する。各部の番号は第４図と共
通である。 第５図イはSi基板１面に所定のnpn型バイポー
ラ半導体素子の形成を完了し、基板１表面を被覆
するSiO2膜２を選択的に除去してエミツタ電極
窓２４、ベース電極窓（図示せず）、コレクタ電
極窓（図示せず）を開口せしめ、該SiO2膜２上
にAl若しくはAl合金よりなるエミツタ電極配線
２７、ベース電極配線（図示せず）、コレクタ電
極配線（図示せず）の形成を終つた状態を示す。
ここまでの工程は従来同様通常の製造工程に従つ
て進められる。 次いで第５図ロに示すように上記下層の電極配
線形成面上に通常の化学気相成長（CVD）法等
により例えば厚さ5000〔Å〕程度のPSGよりなる
層間絶縁膜２８を形成し、通常のフオト・リソグ
ラフイ技術により、例えばエミツタ電極窓２４上
部のエミツタ電極配線２７の上に配線コンタクト
窓３１を形成する。 次いで第５図ハに示すように、上記配線コンタ
クト窓３１内に表出するエミツタ電極配線２７の
上面及び層間絶縁膜２８上に、前記実施例同様例
えばマグネトロン・スパツタ等のスパツタリング
法によりTiN−Ｗ層２９及び上層のAl若しくは
Al合金層を形成し、次いで前記実施例同様のフ
オト・リソグラフイ技術を用い上層のAl若しく
はAl合金層及びTiN−Ｗ層２９を選択的にエツ
チング除去して、エミツタ電極配線２７にTiN
−Ｗ層２９を介してコンタクトする上層Al配線
３０を形成し、本実施例の半導体装置の完成体が
得られる なお本実施例ではTiN−Ｗ層２９を上層Al配
線３０の下面に設けたが、該TiN−Ｗ層２９は
下層の電極配線の上面に設けてもよい。この場合
にもこのバリア層はAl配線層２７と絶縁膜間で
マイグレーシヨン防止層、密着性を高める層及び
熱膨張係数の差に対するバツフア層としての機能
をはたしうる。 次に前記第１の実施例（第３図参照）に示した
本発明の半導体装置に於ける耐熱特性を、従来装
置と比較して第１表に示す。 この表に示す従来装置は電極配線に於ける第１
の薄層１４をAl層とし、第２の薄層１５即ちバ
リア層をTi−Ｗ層とし、第３の薄層１６をAl層
としてなるもので、本実施例は上記第２の薄層
（バリア層）をTiN−Ｗ層に代えたものであり、
更に本実施例１に於てはTiN−Ｗ層に於ける
TiNの含有率が凡そ10〔wt％〕であり、２に於て
はTiNの含有率凡そ80〔wt％〕である。そしてこ
の表には、これらの試料をそれぞれ窒素（N2）
雰囲気中に於て同表に示す温度で約30分間アニー
ルを行つた後、第３の薄層を除去して第２の薄層
を露出させ、これを顕微鏡で観察した結果を示
す。
【表】
同表に見られるごとく450〔℃〕に於てはいずれ
も不良は全く発生しないが、500〔℃〕では従来装
置は全数バリア層が消失した。これに対し本実施
例に於てはバリア層中のTiN含有率の低い(1)の
試料に於て10〔％〕程度の不良が発生するが、
TiN含有率の高い試料(2)に於ては不良は皆無で
あつた。この結果はTiN−Ｗ（バリア）層に於け
るTiNの含有率は少くとも10〔％〕を越え、且つ
出来る得る限り多いことが望ましいことを示して
いる。 第２表は上記電極配線に於ける第１の薄層１４
をAl層、第２の薄層１５をTiN−Ｗ層、第３の
薄層１６をAl層とした本発明に係るバイポーラ
半導体装置と、第１の薄層１４をAl、第２の薄
層１５をTi−Ｗ、第３の薄層１６をAlでそれぞ
れ形成した従来構造のバイポーラ型半導体装置
を、凡そ500〔℃〕で約30分加熱した場合のエミツ
タ−ベース間耐圧の不良（Ｅ−Ｂシヨート）発生
率を示したもので、実施例１に於ては第２の薄層
１５に於けるTiNの含有率が凡そ10〔wt％〕、実
施例２に於ては凡そ80〔wt％〕である。又各試料
に於けるエミツタ及びベースの深さはそれぞれ約
0.7、0.9〔μm〕に形成し、第１、第２、第３の薄
層１４，１５，１６の厚さはそれぞれ1000、
1000、6500〔Å〕に形成した。
も不良は全く発生しないが、500〔℃〕では従来装
置は全数バリア層が消失した。これに対し本実施
例に於てはバリア層中のTiN含有率の低い(1)の
試料に於て10〔％〕程度の不良が発生するが、
TiN含有率の高い試料(2)に於ては不良は皆無で
あつた。この結果はTiN−Ｗ（バリア）層に於け
るTiNの含有率は少くとも10〔％〕を越え、且つ
出来る得る限り多いことが望ましいことを示して
いる。 第２表は上記電極配線に於ける第１の薄層１４
をAl層、第２の薄層１５をTiN−Ｗ層、第３の
薄層１６をAl層とした本発明に係るバイポーラ
半導体装置と、第１の薄層１４をAl、第２の薄
層１５をTi−Ｗ、第３の薄層１６をAlでそれぞ
れ形成した従来構造のバイポーラ型半導体装置
を、凡そ500〔℃〕で約30分加熱した場合のエミツ
タ−ベース間耐圧の不良（Ｅ−Ｂシヨート）発生
率を示したもので、実施例１に於ては第２の薄層
１５に於けるTiNの含有率が凡そ10〔wt％〕、実
施例２に於ては凡そ80〔wt％〕である。又各試料
に於けるエミツタ及びベースの深さはそれぞれ約
0.7、0.9〔μm〕に形成し、第１、第２、第３の薄
層１４，１５，１６の厚さはそれぞれ1000、
1000、6500〔Å〕に形成した。
【表】
第６図は上記試料と同一構造の電極を用いて形
成したシヨツトキバリア・ダイオードの順方向電
圧VFをその後の熱処理温度（組立時等に加えら
れる）との関係で示す図である。同図に於て曲線
Ａは実施例１に、曲線Ｂは実施例２に、曲線Ｃは
従来装置にそれぞれ対応する。そして該シヨツト
キバリア・ダイオードの面積は凡そ1000〔μm2〕
とした。又各温度の熱処理温度は30分とした。な
お図中ASは未加熱を表わしている。 同図から見られるごとく、従来装置は500〔℃〕
熱処理により約200〔mV〕程度VFが低下するのに
対し、本発明の構造に於てはVF低下が50〜100
〔mV〕に抑えられる。このことは本発明に係る
バリア層の介在により電極中へのSiの析出が抑え
られていることを示している。 次に前記第４図及び第５図に該当する本発明の
実施例に於けるＥ−Ｂシヨート発生率を従来構造
と比較して第３表に示す。
成したシヨツトキバリア・ダイオードの順方向電
圧VFをその後の熱処理温度（組立時等に加えら
れる）との関係で示す図である。同図に於て曲線
Ａは実施例１に、曲線Ｂは実施例２に、曲線Ｃは
従来装置にそれぞれ対応する。そして該シヨツト
キバリア・ダイオードの面積は凡そ1000〔μm2〕
とした。又各温度の熱処理温度は30分とした。な
お図中ASは未加熱を表わしている。 同図から見られるごとく、従来装置は500〔℃〕
熱処理により約200〔mV〕程度VFが低下するのに
対し、本発明の構造に於てはVF低下が50〜100
〔mV〕に抑えられる。このことは本発明に係る
バリア層の介在により電極中へのSiの析出が抑え
られていることを示している。 次に前記第４図及び第５図に該当する本発明の
実施例に於けるＥ−Ｂシヨート発生率を従来構造
と比較して第３表に示す。
【表】
なお上記比較を行つた際の熱処理条件は500
〔℃〕30分で、実施例１はバリア層（TiN−Ｗ）
に於けるTiNの含有率凡そ10〔％〕実施例２は凡
そ80〔％〕である。又従来構造に於けるバリア層
はTi−Ｗ層である。そして下部のエミツタ電極
配線２７は厚さ約１〔μm〕の純Al層とし、バリ
ア層の厚さは1000〔Å〕とし、上層配線３０は厚
さ約1.5〔μm〕の純Al層とした。 該表に示すように従来構造に於ては全数がＥ−
Ｂシヨートになるのに対して、本発明の構造に於
てはＥ−Ｂシヨートの発生率が20〜50〔％〕程度
に低下する。このことは従来構造に於ては、上記
500〔℃〕の熱処理によつてバリア層が消失し上層
配線３０内にもSiが溶込んで行くのに対して、本
発明の構造に於ては上記温度でもバリア層が消失
せずに機能し、Siの溶込みをエミツタ電極配線２
７内のみに抑えていることを示している。 以上第１、第２の実施例を用いて本発明を説明
したが、本発明は上記実施例に限定されるもので
はなく、更に種々変形して実施し得るものであ
る。 例えば第２の薄層即ちバリア層に於けるTiN
の含有量は10〜90〔wt％〕の範囲内のいずれの値
でも有効である。又該第２の薄層（バリア層）の
厚さは1000〔Å〕に限定されるものではなく、実
用上100〔Å〕以上あればよい。 第１の薄層１４の厚さも前記第１実施例の凡そ
1000〔Å〕に限定されるものではなく、凡そ500〜
2000〔Å〕としてよい。 第３の薄層１６の厚さは電極配線の電気抵抗を
低くするため或程度厚いことが必要で、約5000
〔Å〕以上とすることが望ましい。 又上記第１及び第３の薄層１４，１６は純Al
に限らずAl−Si、Al−Cu等のAl合金でもよく、
また第１の薄層が接続される層はシリコン層に限
らずシリコンを含む層でもよい。 更に本発明はバイポーラ型半導体装置に限定さ
れるものではなく、いかなる種類の半導体装置に
も適用できる。 また本発明の半導体装置を製作するための製造
工程も前記一実施例に限定されるものではない。 (f) 発明の効果 以上説明したように本発明によれば半導体装置
の耐熱特性が改善され、半導体装置の電気的特性
及び製造歩留まりが向上する。
〔℃〕30分で、実施例１はバリア層（TiN−Ｗ）
に於けるTiNの含有率凡そ10〔％〕実施例２は凡
そ80〔％〕である。又従来構造に於けるバリア層
はTi−Ｗ層である。そして下部のエミツタ電極
配線２７は厚さ約１〔μm〕の純Al層とし、バリ
ア層の厚さは1000〔Å〕とし、上層配線３０は厚
さ約1.5〔μm〕の純Al層とした。 該表に示すように従来構造に於ては全数がＥ−
Ｂシヨートになるのに対して、本発明の構造に於
てはＥ−Ｂシヨートの発生率が20〜50〔％〕程度
に低下する。このことは従来構造に於ては、上記
500〔℃〕の熱処理によつてバリア層が消失し上層
配線３０内にもSiが溶込んで行くのに対して、本
発明の構造に於ては上記温度でもバリア層が消失
せずに機能し、Siの溶込みをエミツタ電極配線２
７内のみに抑えていることを示している。 以上第１、第２の実施例を用いて本発明を説明
したが、本発明は上記実施例に限定されるもので
はなく、更に種々変形して実施し得るものであ
る。 例えば第２の薄層即ちバリア層に於けるTiN
の含有量は10〜90〔wt％〕の範囲内のいずれの値
でも有効である。又該第２の薄層（バリア層）の
厚さは1000〔Å〕に限定されるものではなく、実
用上100〔Å〕以上あればよい。 第１の薄層１４の厚さも前記第１実施例の凡そ
1000〔Å〕に限定されるものではなく、凡そ500〜
2000〔Å〕としてよい。 第３の薄層１６の厚さは電極配線の電気抵抗を
低くするため或程度厚いことが必要で、約5000
〔Å〕以上とすることが望ましい。 又上記第１及び第３の薄層１４，１６は純Al
に限らずAl−Si、Al−Cu等のAl合金でもよく、
また第１の薄層が接続される層はシリコン層に限
らずシリコンを含む層でもよい。 更に本発明はバイポーラ型半導体装置に限定さ
れるものではなく、いかなる種類の半導体装置に
も適用できる。 また本発明の半導体装置を製作するための製造
工程も前記一実施例に限定されるものではない。 (f) 発明の効果 以上説明したように本発明によれば半導体装置
の耐熱特性が改善され、半導体装置の電気的特性
及び製造歩留まりが向上する。
第１図は従来の電極配線内にバリア層を設けた
半導体装置の要部断面図、第２図は本発明の一実
施例を示す要部断面図、第３図は同一実施例の製
造工程断面図、第４図は本発明の他の一実施例を
示す要部断面図、第５図は同一実施例の製造工程
断面図、第６図はシヨツトキバリア接合に於ける
熱処理温度と順方向電圧の関係図である。 図に於て、１はシリコン基板、２は絶縁膜、１
１，１２，１３は電極配線、１４は第１の薄層、
１５は第２の薄層、１６は第３の薄層、２８は層
間絶縁膜、２９はバリア層、３０は上層配線を示
す。
半導体装置の要部断面図、第２図は本発明の一実
施例を示す要部断面図、第３図は同一実施例の製
造工程断面図、第４図は本発明の他の一実施例を
示す要部断面図、第５図は同一実施例の製造工程
断面図、第６図はシヨツトキバリア接合に於ける
熱処理温度と順方向電圧の関係図である。 図に於て、１はシリコン基板、２は絶縁膜、１
１，１２，１３は電極配線、１４は第１の薄層、
１５は第２の薄層、１６は第３の薄層、２８は層
間絶縁膜、２９はバリア層、３０は上層配線を示
す。
Claims (1)
- 【特許請求の範囲】 １ シリコン又はシリコンを含む層に少なくとも
一部が接続する如きアルミニウム又はアルミニウ
ム合金よりなる第１の薄層とその上に形成された
窒化チタンとタングステンの混合物よりなる第２
の薄層と該層上に形成されたアルミニウム又はア
ルミニウム合金よりなる第３の薄層とからなるこ
とを特徴とする半導体装置。 ２ シリコン又はシリコンを含む層に少なくとも
一部が接続する如きアルミニウム又はアルミニウ
ム合金よりなる第１の薄層とその上に形成された
窒化チタンとタングステンの混合物よりなる第２
の薄層と該層上に形成されたアルミニウム又はア
ルミニウム合金よりなる第３の薄層のうち第２の
薄層及び第１又は第３の薄層のいづれかの層の
夫々の延長部分は絶縁物層と共に積層されること
を特徴とする半導体装置。 ３ シリコン又はシリコンを含む層に少なくとも
一部が接続するような第１の薄層をアルミニウム
又はアルミニウム合金のスパツタリング層として
形成する工程、窒化チタン粉末とタングステン粉
末の混合物の焼結体をスパツタリングして窒化チ
タンとタングステンの混合物よりなる第２の薄層
を形成する工程及び第３の薄層としてアルミニウ
ム又はアルミニウム合金よりなるスパツタリング
層を形成する工程を含むことを特徴とする半導体
装置の製造方法。 ４ 窒化チタンとタングステンの混合物よりなる
薄層のスパツタリング用としての、窒化チタン粉
末とタングステン粉末の混合物の焼結体よりなる
ことを特徴とする半導体装置製造のためのスパツ
タターゲツト。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049792A JPS59175763A (ja) | 1983-03-25 | 1983-03-25 | 半導体装置 |
| EP84301991A EP0127281B1 (en) | 1983-03-25 | 1984-03-23 | An electrode for a semiconductor device |
| DE8484301991T DE3464440D1 (en) | 1983-03-25 | 1984-03-23 | An electrode for a semiconductor device |
| US06/928,330 US4816424A (en) | 1983-03-25 | 1986-11-10 | Method of producing semiconductor device having multilayer conductive lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049792A JPS59175763A (ja) | 1983-03-25 | 1983-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59175763A JPS59175763A (ja) | 1984-10-04 |
| JPH0470785B2 true JPH0470785B2 (ja) | 1992-11-11 |
Family
ID=12840997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049792A Granted JPS59175763A (ja) | 1983-03-25 | 1983-03-25 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4816424A (ja) |
| EP (1) | EP0127281B1 (ja) |
| JP (1) | JPS59175763A (ja) |
| DE (1) | DE3464440D1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2164491B (en) * | 1984-09-14 | 1988-04-07 | Stc Plc | Semiconductor devices |
| JPH081950B2 (ja) * | 1986-11-21 | 1996-01-10 | 株式会社東芝 | 半導体装置の製造方法 |
| US4924295A (en) * | 1986-11-28 | 1990-05-08 | Siemens Aktiengesellschaft | Integrated semi-conductor circuit comprising at least two metallization levels composed of aluminum or aluminum compounds and a method for the manufacture of same |
| CA1306072C (en) * | 1987-03-30 | 1992-08-04 | John E. Cronin | Refractory metal - titanium nitride conductive structures and processes for forming the same |
| US4987562A (en) * | 1987-08-28 | 1991-01-22 | Fujitsu Limited | Semiconductor layer structure having an aluminum-silicon alloy layer |
| KR910006967B1 (ko) * | 1987-11-18 | 1991-09-14 | 가시오 게이상기 가부시기가이샤 | 반도체 장치의 범프 전극 구조 및 그 형성 방법 |
| US4926237A (en) * | 1988-04-04 | 1990-05-15 | Motorola, Inc. | Device metallization, device and method |
| US4822753A (en) * | 1988-05-09 | 1989-04-18 | Motorola, Inc. | Method for making a w/tin contact |
| FR2634317A1 (fr) * | 1988-07-12 | 1990-01-19 | Philips Nv | Procede pour fabriquer un dispositif semiconducteur ayant au moins un niveau de prise de contact a travers des ouvertures de contact de petites dimensions |
| US4998157A (en) * | 1988-08-06 | 1991-03-05 | Seiko Epson Corporation | Ohmic contact to silicon substrate |
| JPH02231712A (ja) * | 1989-03-03 | 1990-09-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5268329A (en) * | 1990-05-31 | 1993-12-07 | At&T Bell Laboratories | Method of fabricating an integrated circuit interconnection |
| JPH07109830B2 (ja) * | 1990-10-22 | 1995-11-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 薄膜積層体における障壁の改良 |
| JP2811131B2 (ja) * | 1991-04-26 | 1998-10-15 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| JP2946978B2 (ja) * | 1991-11-29 | 1999-09-13 | ソニー株式会社 | 配線形成方法 |
| US6051490A (en) * | 1991-11-29 | 2000-04-18 | Sony Corporation | Method of forming wirings |
| US5290588A (en) * | 1991-12-19 | 1994-03-01 | Advanced Micro Devices, Incorporated | TiW barrier metal process |
| US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
| US5369304A (en) * | 1992-08-14 | 1994-11-29 | Motorola, Inc. | Conductive diffusion barrier of titanium nitride in ohmic contact with a plurality of doped layers therefor |
| JPH06120218A (ja) * | 1992-10-02 | 1994-04-28 | Miyazaki Oki Electric Co Ltd | 半導体素子の金属配線 |
| KR960008558B1 (en) * | 1993-03-02 | 1996-06-28 | Samsung Electronics Co Ltd | Low resistance contact structure and manufacturing method of high integrated semiconductor device |
| JP3401843B2 (ja) * | 1993-06-21 | 2003-04-28 | ソニー株式会社 | 半導体装置における多層配線の形成方法 |
| JPH0730095A (ja) * | 1993-06-25 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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